Mos電晶體封裝級測試方法以及mos電晶體製造方法
2023-06-18 20:52:16
專利名稱：Mos電晶體封裝級測試方法以及mos電晶體製造方法
技術領域：
本發明涉及半導體製造領域，更具體地說，本發明涉及一種MOS電晶體封裝級測試方法、以及採樣了該MOS電晶體封裝級測試方法的MOS電晶體製造方法。
背景技術：
半導體器件(例如功率MOS電晶體)不斷地朝著高集成度和高容量的方向發展。在半導體器件設計中，通常採用各種錯誤檢查及糾正修複方法來提高晶片的成品率。集成電路(IC)測試技術，依IC製造的不同階段，分為晶片測試(Wafer Sort或CIRCUIT Probe)與封裝級測試(final test，FT，也稱為終測、成品測試、或封裝測試)兩種。前者是以探針在產品仍處於晶圓製造階段時進行的晶粒測試。
封裝級測試則是在IC封裝之後執行，確定IC成品的功能與規格符合要求，又分為電性測試與機械性測試等內容。而依IC產品的種類，測試又分為內存測試與邏輯IC測試等，IC引腳數量越多,測試技術也愈趨高階。一般，在MOS電晶體的封裝級測試中，需要將MOS電晶體防止在封裝測試插槽(FTsocket)中，以便通過施加測試信號來測試MOS電晶體。但是，對於不同的器件測試工廠，對封裝測試插槽中各個埠的定義是不同的。具體地說，圖I示意性地示出了封裝測試插槽的引腳定義的一個示例。如圖I所示，對於某個器件測試工廠，其自左至右的引腳被分別定義為柵極G1、漏極Dl和源極SI。同時，圖2示意性地示出了封裝測試插槽的引腳定義的另一示例。如圖2所示，可能對於另一個器件測試工廠來說，其自左至右的引腳被分別定義為漏極D2、源極S2、柵極G2。因此，在不清楚具體引腳定義的情況下，無法進行正確的連線激勵，從而可能造成信號輸錯埠，從而造成器件損壞。例如擊穿損壞。因此，希望能夠提供一種能夠有效地避免由於連線激勵的錯誤而使MOS電晶體器件被擊穿損壞的MOS電晶體封裝級測試方法。
發明內容
本發明所要解決的技術問題是針對現有技術中存在上述缺陷，提供一種能夠有效地避免由於連線激勵的錯誤而使MOS電晶體器件被擊穿損壞的MOS電晶體封裝級測試方法、以及採樣了該MOS電晶體封裝級測試方法的MOS電晶體製造方法。根據本發明的第一方面，提供了一種MOS電晶體封裝級測試方法，其包括首先將MOS電晶體插入封裝測試插槽；此後輸入測試樣本信號；隨後檢驗各引腳之間的寄生等效二極體，並判斷MOS電晶體與所插入的封裝測試插槽的引腳是否對應；以及在判斷MOS電晶體與所插入的封裝測試插槽的引腳不對應的情況下，直接結束流程。優選地，在上述MOS電晶體封裝級測試方法中，其中利用加流測壓來檢驗各引腳之間的寄生等效~■極管。優選地，在上述MOS電晶體封裝級測試方法中，在所述檢驗各引腳之間的寄生等效二極體的步驟中，在MOS電晶體的柵極和漏極之間加入柵漏測試電流，並且測量柵極和漏極之間的電壓，以檢驗MOS電晶體器件的柵極和漏極之間的寄生等效二極體；在皿)3電晶體的柵極和源極之間加入柵源測試電流，並且測量柵極和源極之間的電壓，以檢驗MOS電晶體器件的柵極和源極之間的寄生等效二極體；在皿)5電晶體的源極和漏極之間加入源漏測試電流，並且測量源極和漏極之間的電壓，以檢驗MOS電晶體器件的源極和漏極之間的寄生等效_■極管。優選地，在上述MOS電晶體封裝級測試方法中，在所述檢驗各引腳之間的寄生等效二極體的步驟中，根據測得的柵極和漏極之間的電壓、柵極和源極之間的電壓、以及源極和漏極之間的電壓來判斷MOS電晶體與所插入的封裝測試插槽的引腳是否對應。優選地，在上述MOS電晶體封裝級測試方法中，在判斷MOS電晶體與所插入的封裝測試插槽的引腳不對應的情況下，在結束流程之後，轉換MOS電晶體插入的封裝測試插槽的方式，之後重複所述MOS電晶體封裝級測試方法。
優選地，在上述MOS電晶體封裝級測試方法中，所述MOS電晶體封裝級測試方法用於功率MOS電晶體的封裝級測試。根據本發明的第二方面，提供了一種採樣了根據本發明的第一方面所述的MOS電晶體封裝級測試方法的MOS電晶體製造方法。根據本發明，可以通過檢驗MOS電晶體器件的各引腳之間的寄生等效二極體，根據寄生等效二極體的檢驗值來判斷正確的引腳定義，由此可以有效地避免由於連線激勵的錯誤而使MOS電晶體器件被擊穿損壞。
結合附圖，並通過參考下面的詳細描述，將會更容易地對本發明有更完整的理解並且更容易地理解其伴隨的優點和特徵，其中圖I示意性地示出了封裝測試插槽的引腳定義的一個示例。圖2示意性地示出了封裝測試插槽的引腳定義的另一示例。圖3示意性地示出了根據本發明實施例的MOS電晶體封裝級測試方法的流程圖。圖4示意性地示出了 NMOS的寄生等效二極體的情況。需要說明的是，附圖用於說明本發明，而非限制本發明。注意，表示結構的附圖可能並非按比例繪製。並且，附圖中，相同或者類似的元件標有相同或者類似的標號。
具體實施例方式為了使本發明的內容更加清楚和易懂，下面結合具體實施例和附圖對本發明的內容進行詳細描述。圖3示意性地示出了根據本發明實施例的MOS電晶體封裝級測試方法的流程圖。在將MOS電晶體插入封裝測試插槽之後，首先輸入測試樣本信號(步驟ST1)。此後，檢驗各引腳之間的寄生等效二極體，並判斷是否通過測試，即判斷MOS電晶體與所插入的封裝測試插槽的引腳是否對應(步驟ST2)。具體地說，在步驟ST2中，例如可利用加流測壓(Force current and measurevoltage,簡寫FIMV)來檢驗各引腳之間的寄生等效二極體，即在每兩個極的引腳之間引入電流，並測量這兩個極之間的電壓。更具體地說，在步驟ST2中，可以在MOS電晶體的柵極和漏極之間加入柵漏測試電流，並且測量柵極和漏極之間的電壓，以檢驗MOS電晶體器件的柵極和漏極之間的寄生等效二極體；在皿)5電晶體的柵極和源極之間加入柵源測試電流，並且測量柵極和源極之間的電壓，以檢驗MOS電晶體器件的柵極和源極之間的寄生等效二極體；在皿)3電晶體的源極和漏極之間加入源漏測試電流，並且測量源極和漏極之間的電壓，以檢驗MOS電晶體器件的源極和漏極之間的寄生等效二極體。此後，在步驟ST2中，根據測得的柵極和漏極之間的電壓、柵極和源極之間的電壓、以及源極和漏極之間的電壓來判斷MOS電晶體與所插入的封裝測試插槽的引腳是否對應。一方面，在步驟ST2中，在判斷MOS電晶體與所插入的封裝測試插槽的引腳對應的 情況下(即，當前MOS電晶體被正確地插入封裝測試插槽)，可之後常規的封裝級測試(步驟ST3)，並且在執行完封裝級測試之後結束流程(步驟ST4)。另一方面，在步驟ST2中，在判斷MOS電晶體與所插入的封裝測試插槽的引腳不對應的情況下(即，當前MOS電晶體沒有被正確地插入封裝測試插槽)，直接結束流程(步驟ST4)。由此，完成根據本發明實施例的MOS電晶體封裝級測試方法。根據本發明實施例的MOS電晶體封裝級測試方法，可以通過檢驗MOS電晶體器件的各引腳之間的寄生等效二極體，根據寄生等效二極體的檢驗值來判斷正確的引腳定義，由此可以有效地避免由於連線激勵的錯誤而使MOS電晶體器件被擊穿損壞。優選地，在步驟ST2中，在判斷MOS電晶體與所插入的封裝測試插槽的引腳不對應(即，當前MOS電晶體沒有被正確地插入封裝測試插槽)的情況下，可以在結束流程(步驟ST4)之後，在轉換MOS電晶體插入的封裝測試插槽的方式之後重複圖3所示的根據本發明實施例的MOS電晶體封裝級測試方法的流程圖，由此可以判斷轉換後的MOS電晶體沒有被正確地插入封裝測試插槽。依此類推，可以不斷轉換MOS電晶體插入封裝測試插槽的方式直至正確地將MOS電晶體插入封裝測試插槽。更具體地說，圖4示意性地示出了 NMOS的寄生等效二極體的情況。在源極SI至漏極Dl之間存在一個寄生等效二極體Al，其導通方向為從NMOS的源極SI至漏極Dl。由此，針對圖4所示的NMOS的情況，在不知道封裝好的NMOS管的三個引腳中的各個引腳與NMOS的源極SI、漏極Dl和柵極Gl的對應關係的情況下，首先對封裝好的NMOS管的兩個引腳之間加電流，如果這兩個引腳之間出現電勢差，則可以判斷電勢高的引腳為NMOS的源極SI，電勢低的引腳NMOS的漏極D1。那麼剩下一個引腳為NMOS的柵極G1。在另一種情況下，同樣針對圖4所示的NMOS的情況，如果第一步在封裝好的NMOS管的第一引腳(假設為柵極Gl)至第二引腳(假設為源極SI)的方向上之間加電流，則不會有電勢差(電流不導通)；此後，如果第二步在在封裝好的NMOS管的第一引腳(假設為柵極Gl)至第三引腳(假設為漏極Dl)的方向上之間加電流，則也不會有電勢差(電流不導通);由此可以判斷第一引腳是柵極Gl或者漏極Dl。此後，在第三步中在第二引腳至第三引腳的方向上之間加電流，則將會有電勢差出現，由此可以判斷第二引腳是NMOS的源極SI，第三引腳是NMOS的漏極D1，第一引腳是柵極G1。另一方面，如果第三步中在第三引腳至第二引腳的方向上加電流，則仍不會有電勢差(電流不導通)，這樣仍然可以判斷出第二引腳是NMOS的源極SI。此後，分別在第二引腳和第一引腳以及第二引腳與第三引腳之間加電流，從而根據是否有電勢差的情況來判斷出第三引腳是NMOS的漏極D1，第一引腳是柵極Gl。對於PMOS的情況，與NMOS不同的是，寄生等效二極體的方向是從漏極至源極，除此之外，測試過程與上述MOS的情況相同，在此不再贅述。根據本發明實施例的MOS電晶體封裝級測試方法，可以正確地將MOS電晶體插入封裝測試插槽，由此可以有效地避免由於連線激勵的錯誤而使MOS電晶體器件被擊穿損壞。優選地，在具體應用中，所述MOS電晶體封裝級測試方法可有利地用於功率MOS晶 體管的封裝級測試。根據本發明的另一優選實施例，本發明還提供了一種採樣了上述實施例中所述的MOS電晶體封裝級測試方法的MOS電晶體製造方法。可以理解的是，雖然本發明已以較佳實施例披露如上，然而上述實施例並非用以限定本發明。對於任何熟悉本領域的技術人員而言，在不脫離本發明技術方案範圍情況下，都可利用上述揭示的技術內容對本發明技術方案作出許多可能的變動和修飾，或修改為等同變化的等效實施例。因此，凡是未脫離本發明技術方案的內容，依據本發明的技術實質對以上實施例所做的任何簡單修改、等同變化及修飾，均仍屬於本發明技術方案保護的範圍內。
權利要求
1.一種MOS電晶體封裝級測試方法，其特徵在於包括 首先將MOS電晶體插入封裝測試插槽； 此後輸入測試樣本信號； 隨後檢驗各引腳之間的寄生等效二極體，並判斷MOS電晶體與所插入的封裝測試插槽的引腳是否對應；以及 在判斷MOS電晶體與所插入的封裝測試插槽的引腳不對應的情況下，直接結束流程。
2.根據權利要求I所述的MOS電晶體封裝級測試方法，其特徵在於，其中利用加流測壓來檢驗各引腳之間的寄生等效二極體。
3.根據權利要求I或2所述的MOS電晶體封裝級測試方法，其特徵在於，在所述檢驗各引腳之間的寄生等效二極體的步驟中，在MOS電晶體的柵極和漏極之間加入柵漏測試電流，並且測量柵極和漏極之間的電壓，以檢驗MOS電晶體器件的柵極和漏極之間的寄生等效二極體；在皿)5電晶體的柵極和源極之間加入柵源測試電流，並且測量柵極和源極之間的電壓，以檢驗MOS電晶體器件的柵極和源極之間的寄生等效二極體；在皿)5電晶體的源極和漏極之間加入源漏測試電流，並且測量源極和漏極之間的電壓，以檢驗MOS電晶體器件的源極和漏極之間的寄生等效二極體。
4.根據權利要求3所述的MOS電晶體封裝級測試方法，其特徵在於，在所述檢驗各引腳之間的寄生等效二極體的步驟中，根據測得的柵極和漏極之間的電壓、柵極和源極之間的電壓、以及源極和漏極之間的電壓來判斷MOS電晶體與所插入的封裝測試插槽的引腳是否對應。
5.根據權利要求I或2所述的MOS電晶體封裝級測試方法，其特徵在於，在判斷MOS電晶體與所插入的封裝測試插槽的引腳不對應的情況下，在結束流程之後，轉換MOS電晶體插入的封裝測試插槽的方式，之後重複所述MOS電晶體封裝級測試方法。
6.根據權利要求I或2所述的MOS電晶體封裝級測試方法，其特徵在於，所述MOS電晶體封裝級測試方法用於功率MOS電晶體的封裝級測試。
7.一種採樣了根據權利要求I至6之一所述的MOS電晶體封裝級測試方法的MOS電晶體製造方法。
全文摘要
本發明提供了一種MOS電晶體封裝級測試方法以及MOS電晶體製造方法。根據本發明的MOS電晶體封裝級測試方法包括首先將MOS電晶體插入封裝測試插槽；此後輸入測試樣本信號；隨後檢驗各引腳之間的寄生等效二極體，並判斷MOS電晶體與所插入的封裝測試插槽的引腳是否對應；以及在判斷MOS電晶體與所插入的封裝測試插槽的引腳不對應的情況下，直接結束流程。根據本發明，可以通過檢驗MOS電晶體器件的各引腳之間的寄生等效二極體，根據寄生等效二極體的檢驗值來判斷正確的引腳定義，由此可以有效地避免由於連線激勵的錯誤而使MOS電晶體器件被擊穿損壞。
文檔編號H01L21/336GK102759697SQ201210261950
公開日2012年10月31日 申請日期2012年7月26日 優先權日2012年7月26日
發明者王磊 申請人:上海宏力半導體製造有限公司