頻率合成器以及建構該頻率合成器的方法
2023-06-18 23:15:56 1
專利名稱：頻率合成器以及建構該頻率合成器的方法
技術領域：
本發明一般地涉及頻率合成器，尤其涉及使用具有處理器與數字模擬轉換器 (DigitaltoAnalogConverter,DAC)(digitalprocessfrequencyloop, DPFL)的架構，以建構電子頻率合成器的方法。
背景技術：
頻率合成器已多年被廣泛地用於在電子產品中產生相應於為統所需的目標頻率。 其中最常見的頻率合成器為鎖相迴路(PLL)頻率合成器，其中PLL包括一相位檢測器以及 一電荷泵或者一低通濾波器。眾所皆知，先前技術中所述的PLL頻率合成器發明於1930年 代。請參閱圖1，所述PLL頻率合成器的方塊圖顯示所述合成器包括一分頻器1、一相 位檢測器2、一低通濾波器/電荷泵3、一電壓控制振蕩器(voltagecontroloscillator， VC0)4以及一輸出分頻器5。所述合成器具有一作為一輸入信號的參考頻率fKEF，其為相當 穩定。如圖4所示，所述VC04的特徵為所述VCO的輸入電壓改變時，所述VCO的輸出頻率 4將改變。所述具有高穩定度的參考頻率為直接饋入至相位檢測器2的輸入，或者在饋入至 相位檢測器2的輸入的前饋入通過劃分參考頻率的分頻器1。另一由頻率合成器的VC04所 產生的頻率亦由輸出分頻器5所劃分，並饋入至相位檢測器2的另一輸入。相位檢測器2的功能為當所述參考頻率領前(leading)或者滯後(lagging)時， 產生與所述相位檢測器2的兩個輸入的間的相位差的量呈正比的電壓。所述所產生的電壓 隨後通過低通濾波器/電荷泵3以領導所述VC04於所述相位檢測器2的輸入至使所述兩 個輸入信號同相(inphase)的頻率。因此，據說所述VC04的輸出頻率為鎖定追蹤所述參考 頻率。當所述兩個信號為同相時，所述相位檢測器2無輸出電壓。需依靠電荷泵3以維持 所述VC04的輸入電壓。所述電荷泵3將由於漏電流而損失其電壓，所述漏電流導致VC04 改變其頻率直到所述相位差夠大而使相位檢測器3認知該差距並開始提供相應的電壓至 所述電荷泵3以使其回復至所述目標頻率。傳統的PLL頻率合成器有兩個缺點。第一，所述PLL頻率合成器有兩個變項需處 理，包括頻率與相位。眾所皆知，由所述相位檢測器所得的相位差並無任何關於頻率的信 息，反之亦然。第二，當電荷泵充電時，所述VCO開始對所述電壓作出反應。所述輸出分頻 器持續地計數。若干多餘的頻率將非慣例地被擷取。該等非慣例地被擷取的頻率隨著所述 輸出頻率接近最終頻率而越變越小。這需要經過數次努力而鎖定。
發明內容
本發明的主要目的為在於提供建構一頻率合成器以克服先前技術的缺點的一方 法以及一裝置。本發明的創新的DPFL為用於建立一電子頻率合成器。所述方法於PLL架 構中使用一時基計數器、一頻率計數器、一處理器以及一 DAC而非一相位檢測器。通過數字處理技術，所述頻率計數器在規定頻域中修正所述VCO輸出。此外，所述參考頻率與所述輸 出頻率的間並無相位關係。本發明另一目的在於提供一用於建立具有一內存以儲存VCO的非線性特徵的 DPFL頻率合成器的一方法以及一裝置。所述DPFL頻率合成器首先為所述DAC搜尋所有相 應值以驅動VC0，以在目標頻率範圍中產生所述目標頻率。各個值以作為所述目標頻率的值 的地址儲存在所述內存中。本發明的還有另一目的在於提供建構一具有較小內存的DPFL頻率合成器的一 方法以及一裝置。所述DPFL頻率合成器包括一粗略(coarse)內存、一粗略DAC、一微變 (vernier)內存、一微變DAC以及一總和(summation)放大器。粗略DAC的最低有效位 (leastsignificantbit, LSB)電壓等於所述微變DAC的全尺度(fullscale)減去一個LSB 使得內存大小大幅降低。本發明的尚有另一目的在於提供用於建構一 DPFL頻率合成器的一方法以及一裝 置，其搜尋以及預先儲存所述VCO傳送特徵、所述VCO安定時間以及所述VCO的頻率延續時 間，隨後所儲存的數據以數字處理技術處理，使得所述合成器的所有特徵為眾所周知且被 完整控制以較快地達到所述目標頻率。此外，通過將該計數器關閉一段所述頻率延續時間， 獲得較佳的頻率解析度且可最小化由數字部件所引入的信號噪音。本發明的上述與其它的目的、特徵以及優點將配合以下的圖示說明以及較佳實施 例清楚說明。
本發明新穎的技術特徵為於申請專理範圍中提出。本發明本身與較佳的使用模式 以及其優點將配合所附圖式以下述的詳細說明與較佳實施例得到完整說明。所附圖式中所 使用相似的組件符號以代表相似的組件。圖1為根據先前技術的PLL頻率合成器的功能方塊圖；圖2為根據本發明中第一實施例的DPFL頻率合成器的功能方塊圖；圖3為於圖2中根據本發明的處理器的功能方塊圖；圖4為VCO的電壓與頻率的傳送特徵圖；圖5為根據本發明中第二實施例的DPFL頻率合成器的功能方塊圖；圖6顯示控制根據本發明的DPFL合成器的順序圖；圖7顯示本發明中產生頻率合成器的相異解析度的相異時基值的實例圖；圖8為根據本發明中第三實施例的DPFL頻率合成器的功能方塊圖；圖9顯示以根據本發明的DPFL頻率合成器的頻率調變圖；圖10顯示根據本發明的DPFL頻率合成器於頻率調變期間的頻率偏差的範圍圖； 以及圖11顯示本發明的DPFL頻率合成器於頻率調變期間的已調變載波頻率圖。主要組件符號說明1分頻器2相位檢測器3低通濾波器/電荷泵
4電壓控制振蕩器
5輸出分頻器
6內存
60粗略內存
61微變內存
7數字模擬轉換器
70粗略DAC
71微變DAC
8電壓控制振蕩器
80求和放大器
81調變放大器
9處理器
91已程序化保留緩存器
92 DAC保留緩存器
93第一算數邏輯單元
94第二算數邏輯單元
95頻率電壓轉換器
10 Nl計數器
11 N2計數器
f。輸出頻率
fREF參考頻率。
具體實施例方式本發明的方法建構一具有一處理器以及一用以取代先前技術的相位檢測器與低 通濾波器/電荷泵的DPFL頻率合成器。參閱圖2，顯示根據本發明中第一實施例的DPFL頻率合成器的方塊圖。所述DPFL 頻率合成器包括一 m計數器10、一 N2計數器11、處理器9、一 DAC7以及一 VC08。如第2 圖所示，所述DPFL頻率合成器的功能為根據一穩定輸入參考頻率fKEF而產生一精確與規定 的頻率4。所述「時基」m計數器10非一定值計數器即一可程序化計數器。所述N2計數器 11計數所述VC08的輸出頻率。由於所述時基相對於fKEF衍生自m計數器10，由N2計數 器11所測量的頻率相當精確。所測量的頻率發送至處理器9。圖3為處理器9的方塊圖。所述處理器9包括一已程序化保留緩存器91、一 DAC 保留緩存器92、一第一算數邏輯單元(arithmeticlogicunit，ALU) 93以及一第二 ALU94。 所述已程序化保留緩存器91儲存已程序化的目標頻率的值，其為由一控制裝置所規定，如 所述處理器或者計算機。由N2計數器11所測量的頻率由第一 ALU93自所述已程序化保留 緩存器91減去，隨後所述已減結果由第二 ALU94加至DAC保留緩存器92中的值。所述第 二 ALU94將所述已加值發送回致所述DAC保留緩存器92，隨後所述DAC保留緩存器92傳送 已更新的值至DAC7中的緩存器。另外，所述DAC保留緩存器92亦可將該值傳送至一頻率電壓轉換器(Frequency-to-Voltageconverter)95再傳送至DAC7中的緩存器。由於DAC 需要電壓形式的數據以產生使VCO產生一頻率輸出的一電壓且處理器的ALU處理單位為頻 率，因此需要頻率電壓轉換器95以為DAC與VCO將頻率單位轉換為電壓單位。所述DAC保留緩存器92具有三個輸入端，包括保留/更新埠、第一輸入數據端 口以及第二輸入數據埠。所述第一輸入數據埠為連接至所述第二 ALU94的輸出端，而 所述第二輸入數據埠為連接至所述已程序化保留緩存器91的輸出端。所述保留/更新 埠將所述DAC保留緩存器92在保留或者更新模式間切換。在所述保留模式中，所述DAC保 留緩存器92將不管第一與第二輸入數據埠的處的任何改變，保留髮送至所述DAC7的輸 出數據。在所述更新模式中，所述DAC保留緩存器92將更新相對於所述第一與第二輸入數 據的輸出數據。所述第二輸入數據埠僅於由如計算機或者處理器統將新的值寫入所述已 程序化保留緩存器91中時才予更新。若所述已減結果為一正數，則所述VC08的輸出頻率低於所述目標頻率。如圖4所 示，需要增強所述DAC7的電壓以提高所述VC08的輸出頻率。所述第二 ALU94通過加入DAC 保留緩存器92的輸出數據以及來自第一 ALU93的已減結果以獲得一新資料。所述發送回 至DAC保留緩存器92的新數據大於自己程序化保留緩存器91傳送的先前數據。自所述N2計數器11所測量的結果總是需要與已程序化保留緩存器91中的值相 比較以檢視VC08的輸出頻率是否達到所述目標頻率。此時所述DAC7的輸出電壓由於自DAC保留緩存器92的輸出數據已由新的較大值 更新而增強。因此，所述VC08開始增強所述輸出頻率。在VC08的輸出頻率安定的後，所述 N2計數器11再次開始頻率的測量。所述N2計數器11的結果由第一 ALU93自保留緩存器 91減去。若此次所述已減結果為一負數，則代表所述VC08的輸出頻率高於所述目標頻率。 隨後所述負數再次由所述第二 ALU94加至所述DAC保留緩存器92。因此，所述DAC保留緩 存器92獲得一更新的較小的數據。結果，所述DAC7降低其電壓並導致所述VC08減低所述 輸出頻率。重複上述的程序直到所述N2計數器11所測量的值與已程序化保留緩存器91中 的值吻合。這代表所述VC08的輸出頻率達到所欲的目標頻率。所述N2計數器11具有等 於已程序化保留緩存器91中的值的值，且相減的差等於零。由於一零值一直加至所述DAC 保留緩存器92，因此所述DAC保留緩存器92將不會改變所述所儲存的值。一旦所述VC08 的輸出頻率因任何原因而漂移，上述搜尋程序再次開始修正所述VC08的輸出頻率以吻合 所述目標頻率。由於所述DPFL技術不使用相位檢測器，所述合成器的輸出頻率與參考頻率無任 何相位關係。如圖4所示，所述電壓的傳送特徵以及所述VC08的頻率為一非線性函數。然而， 已程序化保留緩存器91與DAC保留緩存器92中的值為線性。欲補償所述VCO的非線性。參閱圖5，根據本發明的第二實施例，所述用於執行將線性函數組件轉換為上述 VCO的非線性函數組件並將頻率轉換為電壓的DPFL合成器中包括內存、只讀存儲器(ROM) 或是非揮發性內存6，現在所述內存取代圖3中所示的頻率電壓轉換器95。為清楚解釋根據本發明的第二實施例的DPFL頻率合成器中的所述內存6的功能，假設所述合成器具有為90MHz至IOOMHz的有效作業範圍，此將套用於整份文件中。在此請 特別注意，此範圍僅為說明的實例，絕非用以限制本發明。並假設以下的條件具真實性與理想性(1)圖3中的已程序化保留緩存器91為28位寬。(2)圖5中的m計數器10的時基為1秒，以具有IHz解析度的目的。(3)圖5中的N2計數器11亦為28位寬以具有IHz解析度。(4)圖3中的第一 ALU93以及第二 ALU94為28位寬。(5)圖3中的DAC保留緩存器92為28位寬。(6)圖5中的DAC緩存器為28位寬且DAC7為28位DAC。(7)圖5中的VC08穩定於IHz。以下討論中以間距為IHz考慮介於90Mhz至IOOMhz間所有值，換言之 90，000，001,90, 000，002、......100，000，000。所述內存6的功能為所述DAC儲存正確值
以驅動所述VCO產生所想要的目標頻率。圖3中的所述DAC保留緩存器92的保留/更新埠為設定為保留模式。所述目標頻率的值已程序化至所述已程序化保留緩存器91並傳送至所述DAC保 留緩存器92。由於所述DAC保留緩存器92處於保留模式，所述DAC保留緩存器92的輸出 數據將不會被更新。起初，統將適合的值寫入所述DAC緩存器以驅動VC08至目標頻率的鄰 近頻率。於所述VC08安定之後，所述N2計數器11測量所述VC08的輸出頻率。若所述N2 計數器11不與已程序化保留緩存器91中的值吻合，則統將以新的值加載DAC7中，且所述 N2計數器11重複上述測量的程序直到所述N2計數器11與已程序化保留緩存器91中的值 吻合。此時所述DAC7緩存器中的值對目標頻率而言為正確的值。此值以已程序化保留緩 存器91中的值讀取且隨後儲存於內存6中作為所述內存地址。依序地，所述DAC7中的值改變為另一值作為一新的目標頻率，且重複整個搜尋程 直到找到所有對自90MHz至IOOMHz的目標頻率而言對的值並將該等值儲存於內存6中。所 述頻率合成器中的關鍵組件為VC0。其將電壓轉換為頻率，而所述處理器將所述頻率轉換回 電壓以形成迴路(LOOP)。重要的是了解所述VCO的電壓/頻率特徵。所述處理器自已程 序化目標頻率得到第一階信息以及所述VCO的所測量的輸出頻率。所述目標頻率與所述測 量頻率的差異由所述處理器根據所述VCO的已知特徵轉換為一值。此值應用於所述DAC7。 所述VCO對來自所述DAC7的新電壓做出反應並改變其輸出頻率。理論上，所述頻率合成器 應於已程序化保留緩存器91經程序化時第一次達到所述目標頻率。此時所述DAC保留緩存器92為設定於更新模式，且IOOMHz的目標頻率的值加載 至已程序化保留緩存器91。所述已程序化保留緩存器91的已儲存的值傳送至所述DAC保 留緩存器92，其令所述內存6為DAC7提取正確的值以驅動VC08而產生所想要的100MHz。於一段時間讓所述VC08安定於IOOMHz的後，90MHz的目標頻率的值經程序化至已 程序化保留緩存器91。此所述VCO需自IOOMHz安定至90MHz為最糟的情況。所述N2計數器11於寫入已程序化保留緩存器91的後、VC08安定之前，立即開始 頻率的測量。所述測量結果儲存為RV1。由於當N2計數器11開始時所述VC08尚未安定， 故預期RVl不為目標頻率。在RVl經儲存之後，所述N2計數器11再次開始第二次的測量。 第二次測量的結果由於VC08應於第一次測量期間安定而應為90MHz。
相同的程序以將合成器設定為IOOMHz自始重複，待其安定，隨後改變目標頻率 至90MHz。此次等待IOys方開始N2計數器11。隨後所述程序自始重複並等待20 μ S、 30 μ s、...直到Ν2計數器11測量到90MHz。此為圖6中所示的VC08安定時間。另一重要信息為圖6中所示的頻率延續時間。為找出所述頻率延續時間t3，由計 算機或者處理器設定一時間延遲，並隨後以所述N2計數器檢視輸出頻率。通過增加延遲的 時間直到所述VC08的輸出頻率漂移出規格，找出延續時間t3。了解所述延續時間的目的在 於降低由合成器中數字部件所衍生出的數字切換噪音，亦即所述輸出頻率可為延續所述延 續時間以及所述N2計數器11可於所述延續時間期間關閉。另一因素為一計數時間t2，其為m計數器開始計數至N2計數器開始計數的間的 時間。此為設計者所控制。其通過解析度需求為一特定合成器做了極佳的決定。事實上， 多數的產品並無要求此等的解析度。使用IHz的解析度的實例顯示，理論上是可以達到IHz的解析度。實際上，於 IOOMHz達到一 IHz的解析度極度困難。圖7顯示所述解析度可通過改變所述時基而調整。越佳的解析度，N2計數器11的 測量所需時間越長。以IOOMHz為例，對具有IHz的解析度的頻率合成器而言，測量所需時間 為1秒。對8Hz的解析度而言為125毫秒(ms)。對256Hz的解析度而言僅需3. 90625ms。 因此當所述解析度的值較大，所述DAC、所有的計數器以及ALU寬度亦變為較小。此外，如圖 5所示，使用合理的內存大小以儲存所有的頻率值。若所述頻率合成器為一固定式頻率合成器，則內存尺寸的大小不大。例如，一頻率 合成器僅於98MHz作業。若所述VCO自目標頻率偏差小於4KHz，則所述內存僅需儲存4，096 個值。若所述頻率合成器為一可變式合成器並具有自90MHz至IOOMHz的範圍，則若所述分 辨率為IHz時，所述內存大小需為一千萬(10百萬)深以及28位寬。若所述解析度為10Hz， 則所述內存深度縮小10倍。參閱圖8，根據本發明中第三實施例的DPFL頻率合成器的功能方塊圖包括所述粗 略內存60以及所述微變內存61而非圖5中所示的所述內存6。所述DPFL頻率合成器進一 步包括所述粗略DAC70以及所述微變DAC71，分別連接至所述粗略內存60以及所述微變內 存61，而非圖5中所示的所述DAC7。包括所述求和(summing)放大器80以將微變DAC71的輸出電壓加至粗略DAC70 的輸出電壓或自粗略DAC70的輸出電壓中減去。所述粗略DAC70的LSB電壓等於所述微變 DAC71的電壓的全尺度減去一個LSB。假設所述粗略內存60的地址為16位而所述微變內存61的地址為12位，上述 90MHz至IOOMHz頻率合成器的實例顯示，所述微變內存61所需深度為4096以儲存各個粗 略頻率。儲存於所述粗略內存60中的頻率的各值為相距4096Hz且第一個值自90MHz開始。 所述粗略內存60為自90MHz至IOOMHz的頻率範圍減小至2442深且16位寬。所述微變內 存61則維持相同的一千萬深與12位寬。需要4096微變內存位置以支持各個粗略內存位 置。由於僅搜尋2442個值，故搜尋粗略頻率的值並不困難。然而，搜尋所有所述微變 值需要很長地時間，這是由於一個粗略頻率的所述4096微變位置可能由於VCO傳送特徵的 非線性而不與其它粗略頻率的另一 4，096微變位置相同。
一較快找出相異粗略頻率的微變值的方式為如圖10所示，對相異粗略頻率使用 相異斜率以將4096個步驟估計為一線性函數。此線性近似法可免除冗長的搜尋時間。圖9顯示另一個於FM調變中使用本發明的DPFL技術的優點。於圖6中所示的t3 時間的期間，當找出修正並於其漂移之前，所述DAC保留緩存器92的保留/更新輸入埠 為設定為保留模式。藉此，所述DAC保留緩存器92並無更新並保留相同的地址至內存，且所述VC08為 由相同的值所驅動。所述頻率調變可由於所述調變放大器81將調變電壓加入至粗略DAC70 與微變DAC71的總和而於此時發生。通過拖延所述DAC保留緩存器92的保留/更新埠，所 述調變頻率的改變不會被修正。若所述t2時間的時基太長，則將幹擾調變時間，並因此所 述t2時間可於所述調變時間的期間被切成小片段，如t2 = t2a+t2b+t2c.......圖10顯示當信息已調變為載波頻率時的頻率變異。如圖11所示，隨著頻率調變， 頻率的改變代表聲音音量或者信息量的改變，且所述載波頻率的改變率代表信息的頻率。本發明透過以上詳細的說明使所屬技術領域的技術人員可更加了解。本發明具有 三個主要的特徵。首先，根據本發明，DPFL技術的方法僅處理一個為頻率的變項，但PLL頻率技術具 有一為相位差且另一為頻率的兩個變項。不幸地，一個變項的任何信息並不與其它信息相 關。縮減至一單一變相的結果，較能預料所述合成器的整體功能。由數字處理技術對所述合成器的控制可輕易地通過改變控制算法而訂製為相異 的產品。所述數字處理技術可應用於不需輸出頻率與參考頻率維持一相位關為的頻率合成
ο第二，本發明的DPFL技術不使用相位檢測器並且合成器的頻率解析度為可程序 化。然而，PLL技術所使用的相位檢測器具有某些程度的輸入分辨力。第三，本發明的DPFL技術不具有一自動回饋迴路而為等待VCO安定。頻率開始擷 取時間由處理器所控制。無不明確的頻率被截擷取。於PLL技術中，即使當電荷泵充電時， VCO輸出分頻器仍持續地計數。因此，當電荷泵充電時，輸出頻率改變，而輸出分頻器可擷取 一些不明確的頻率。前文為針對本發明的較佳實施例為本發明的技術特徵進行具體的說明，唯熟悉此 項技術的人士當可在不脫離本發明的精神與原則下對本發明進行變更與修改，而該等變更 與修改，皆應涵蓋於如下申請專利範圍所界定的範疇中。
權利要求
一種具有一作為一輸入信號的參考頻率以及一作為一輸出信號的輸出頻率的頻率合成器，該頻率合成器包括一N1計數器，其用於將該參考頻率除以N1的數目並傳遞一賦能信號；一N2計數器，其用於接收該賦能信號、當該賦能信號有效時，以N2的數目計數該輸出頻率，並傳遞一數字輸出數據；一處理器，其用於接收該N2計數器的該輸出數據並傳遞一數字輸出數據；一數字模擬轉換器(DAC)，其用於接收並轉換該處理器的該輸出資料，並傳遞一模擬輸出信號；以及一電壓控制振蕩器(VCO)，其用於接收該數字模擬轉換器的該輸出信號並傳遞該輸出頻率；其特徵在於，該數字模擬轉換器包括一數字模擬轉換器緩存器，其用於儲存該處理器的該輸出數據以使該數字模擬轉換器產生該輸出信號。
2.如權利要求1所述的頻率合成器，其特徵在於，該處理器包括一已程序化保留緩存器，其用於儲存一由一外接控制裝置所程序化的目標頻率並傳遞 一輸出數據；一數字模擬轉換器保留緩存器，其用於接收該已程序化保留緩存器的該輸出數據，傳 遞一耦合至該處理器的該輸出數據的輸出數據；一第一算數邏輯單元(ALU)，其用於將該N2計數器的該輸出數據自該已程序化保留緩 存器的該輸出數據減去，並傳遞一輸出數據；以及一第二算數邏輯單元，其用於將該數字模擬轉換器保留緩存器的該輸出數據加至該 第一算數邏輯單元的該輸出數據，並傳遞一耦合至該數字模擬轉換器保留緩存器的輸出數 據；其中該數字模擬轉換器保留緩存器進一步包括一輸入保留/更新埠，以將該數字模 擬轉換器保留緩存器設定為一保留或更新模式；以及該數字模擬轉換器保留緩存器的該輸 出數據於該保留模式中無改變。
3.如權利要求ι所述的頻率合成器，其中該m計數器為一固定式計數器。
4.如權利要求ι所述的頻率合成器，其中該m計數器為一可程序化計數器。
5.一種具有一作為一輸入信號的參考頻率以及一作為一輸出信號的輸出頻率的頻率 合成器，該頻率合成器包括一 Ni計數器，其用於將該參考頻率除以m的數目並傳遞一賦能信號； 一 N2計數器，其用於自該m計數器接收該賦能信號、當該賦能信號有效時，將該輸出 頻率除以N2的數目，並傳遞一輸出數據；一處理器，其用於接收該N2計數器的該輸出數據並傳遞一輸出數據； 一內存，其用於接收該處理器的該輸出數據並傳遞一輸出數據； 一數字模擬轉換器(DAC)，其用於接收並轉換該內存的該輸出數據，並傳遞一模擬輸出 信號；以及一電壓控制振蕩器(VCO)，其用於接收該數字模擬轉換器的該輸出信號並傳遞該輸出頻率；其特徵在於，該數字模擬轉換器包括一數字模擬轉換器緩存器，其用於儲存該內存的該輸出數據以使該數字模擬轉換器產生該輸出信號。
6.如權利要求5所述的頻率合成器，其特徵在於，該處理器包括一已程序化保留緩存器，其用於儲存一由一外接控制裝置所程序化的目標頻率並傳遞 一輸出數據；一數字模擬轉換器保留緩存器，其用於接收該已程序化保留緩存器的該輸出數據，並 傳遞一耦合至該處理器的該輸出信號的輸出數據；一第一算數邏輯單元(ALU)，其用於將該N2計數器的該輸出數據自該已程序化保留緩 存器的該輸出數據減去，並傳遞一輸出數據；以及一第二算數邏輯單元，其用於將該數字模擬轉換器保留緩存器的該輸出數據加至該第 一算數邏輯單元的該輸出數據，並傳遞一輸出數據至該數字模擬轉換器保留緩存器；其中該數字模擬轉換器保留緩存器進一步包括一輸入保留/更新埠，以將該數字模 擬轉換器保留緩存器設定為一保留或更新模式；以及該數字模擬轉換器保留緩存器的該輸 出數據於該保留模式中無改變。
7.如權利要求6所述的頻率合成器，其特徵在於，該數字模擬轉換器保留緩存器初始 設定為該保留模式，該內存的該輸出數據無改變該數字模擬轉換器緩存器，且該外接控制 裝置寫入一初始值至該數字模擬轉換器緩存器作為該目標頻率；所述數字模擬轉換器產生該輸出信號，而該電壓控制振蕩器產生該輸出頻率； 所述輸出頻率由該N2計數器劃分與計數以產生該輸出數據作為該輸出頻率的一測量 頻率；該N2計數器的該測量頻率為由該外接控制裝置所檢視，若該輸出頻率與儲存於該已 程序化保留緩存器中作為該目標頻率的該值吻合；耦合至該內存的該數字模擬轉換器保留緩存器的該輸出數據當該N2計數器的該輸出 信號改變時，由於該數字模擬轉換器保留緩存器為處於該保留模式中而無改變；該數字模擬轉換器緩存器持續自該外接控制裝置加載一新數據，且該數字模擬轉換 器、電壓控制振蕩器以及該N2計數器執行該相同程序直到該輸出頻率與儲存於該已程序 化保留緩存器中的該值吻合；該數字模擬轉換器緩存器由該外接控制裝置所提取以獲得一頻率修正數據； 該處理器的該輸出資料為耦合至該內存以作為該內存的一內存地址，該頻率修正數據 為該內存的一內存寫入數據，且該內存為由該外接控制裝置以該內存地址與該內存寫入數 據所寫入；以及該數字模擬轉換器保留緩存器於所有頻率修正數據均儲存於該內存之後設定為該更 新模式，該數字模擬轉換器緩存器為由該內存的該輸出數據所更新，以及由該電壓控制振 蕩器所產生的該輸出頻率與由該外接控制裝置於該目標頻率該已程序化保留緩存器中所 規定的該目標頻率吻合。
8.如權利要求7所述的頻率合成器，其中該內存與該數字模擬轉換器為由一粗略內 存、一粗略數字模擬轉換器、一微變內存、一微變量位模擬轉換器以及一求和放大器所取 代；該粗略內存自該處理器接收該輸出信號並傳遞一耦合至該粗略數字模擬轉換器的輸 出信號；該微變內存自該處理器接收該輸出信號並傳遞一耦合至該微變數位模擬轉換器的輸 出信號；該粗略數字模擬轉換器傳遞一耦合至該求和放大器的輸出信號； 該微變數位模擬轉換器傳遞一耦合至該求和放大器的輸出信號； 一該粗略數字模擬轉換器的最低有效位(LSB)電壓等於該微變量位模擬轉換器的一 全尺度減去一個最低有效位；該求和放大器自該粗略數字模擬轉換器與該微變數位模擬轉換器接收與加總該等輸 出信號以獲得一加總信號，該加總信號為經放大，且該求和放大器傳遞一耦合至該電壓控 制振蕩器的輸出信號。
9.如權利要求7所述的頻率合成器，其中該內存與該數字模擬轉換器為由一粗略內 存、一粗略數字模擬轉換器、一微變內存、一微變量位模擬轉換器、一求和放大器以及一調 變放大器所取代；該粗略內存自該處理器接收該輸出信號並傳遞一耦合至該粗略數字模擬轉換器的輸 出信號；該微變內存自該處理器接收該輸出信號並傳遞一耦合至該微變數位模擬轉換器的輸 出信號；該粗略數字模擬轉換器傳遞一耦合至該求和放大器的輸出信號； 該微變數位模擬轉換器傳遞一耦合至該求和放大器的輸出信號； 該粗略數字模擬轉換器的一最低有效位電壓等於該微變量位模擬轉換器的一全尺度 減去一個最低有效位；該求和放大器自該粗略數字模擬轉換器與該微變數位模擬轉換器接收與加總該等輸 出信號以獲得一加總信號，該加總信號為經放大，且該求和放大器傳遞一耦合至該調變放 大器的輸出信號；該調變放大器加總並放大該求和放大器的該輸出信號與一調變信息信號，以產生一耦 合至該電壓控制振蕩器的輸出信號；該數字模擬轉換器保留緩存器為於該電壓控制振蕩器安定之後、該輸出頻率漂移之前 設定為該保留模式以維持該加總信號、以及由該調變信息信號所調變的該電壓控制振蕩器 的該輸出頻率。
10.如權利要求9所述的頻率合成器，其中該數字模擬轉換器保留緩存器的該輸入保留/更新埠於一延續時間的期間內，當找出 修正並於其漂移之前，設定為保留模式；該數字模擬轉換器保留緩存器，無更新並保留相同的地址至內存； 該電壓控制振蕩器為由相同的模擬輸出信號所驅動；該調變放大器將調變電壓加入至粗略數字模擬轉換器與微變數位模擬轉換器的總和 而調變頻率，而拖延所述數字模擬轉換器保留緩存器的輸入保留/更新埠，所述調變頻率 的改變不會被修正；以及該W計數器開始計數至該N2計數器開始計數之間的時間為一計數時間，該計數時間 可於所述調變時間的期間被切成小片段。
11.一種用於建構一具有一附計數器、一N2計數器、一處理器、一數字模擬轉換器以及一電壓控制振蕩器的頻率合成器的方法，該方法包括步驟輸入一參考頻率至該m計數器作為該頻率合成器的一時基； 通過將該參考頻率除以m的數目驅動該m計數器以產生一賦能信號； 當該賦能信號為有效時，通過將該電壓控制振蕩器的一輸出頻率除以N2的數目驅動 該N2計數器以產生一耦合至該處理器的輸出數據；驅動該處理器以產生一耦合至該數字模擬轉換器的一數字模擬轉換器緩存器的輸出 數據；通過該數字模擬轉換器緩存器的該輸出數據驅動該數字模擬轉換器以產生一耦合至 一電壓控制振蕩器的模擬輸出信號；以及驅動該電壓控制振蕩器以產生耦合至該N2計數器的該輸出頻率。
全文摘要
揭露一頻率合成器及使用數字處理頻率迴路的架構建構該頻率合成器的一方法。具有數字處理頻率迴路架構的數字處理頻率迴路頻率合成器包括參考分頻器計數器、輸出分頻計數器、處理器、內存、數字模擬轉換器以及電壓控制振蕩器。該方法使用處理器以執行信號處理以於頻域中修正電壓控制振蕩器的輸出頻率。內存儲存電壓控制振蕩器的非線性特徵並提供頻率至電壓的轉換，使該頻率合成器可充分被控制，於處理期間無擷取不明確的頻率，並且該頻率合成器的頻率解析度為可程序化。
文檔編號H03L7/18GK101997544SQ20091016208
公開日2011年3月30日 申請日期2009年8月11日 優先權日2009年8月11日
發明者張周昌茂, 張昌武, 德瑞·麥嘉成 申請人:張昌武;張周昌茂;德瑞·麥嘉成