一種溝槽型肖特基二極體器件結構和工藝實現方法
2023-06-06 18:52:16 2
一種溝槽型肖特基二極體器件結構和工藝實現方法
【專利摘要】本發明公開了一種溝槽型肖特基二極體器件結構，該結構包括：半導體襯底上，形成有外延區，溝槽被形成在外延區中，間隔排列，溝槽之間為肖特基區；所述溝槽側壁有電介質膜，該電介質膜中間形成有多晶矽，該多晶矽的摻雜類型與半導體襯底及外延區的摻雜類型相同；器件正面為肖特基二極體的陽極，其正面金屬層過接觸孔穿透層間膜，與溝槽內的多晶矽和溝槽之間的肖特基區相連。此外，本發明還公開了上述結構的工藝實現方法。本發明能解決溝槽肖特基二極體接觸孔刻蝕時破壞溝槽電介質膜，導致產品可靠性下降的問題。
【專利說明】一種溝槽型肖特基二極體器件結構和工藝實現方法
【技術領域】
[0001]本發明涉及半導體器件【技術領域】，尤其涉及溝槽型肖特基二極體器件結構；此外，本發明還涉及該溝槽型肖特基二極體器件結構的工藝實現方法。
【背景技術】
[0002]肖特基二極體已被業界所熟知，並通過多種不同的版圖設計與工藝製造。Baliga的第5，612，567號美國專利中典型示出的溝槽型版圖也已被人們所知，溝槽型肖特基二極體由於追求正嚮導通電流能力的最大化，其臺面面積被充分利用於肖特基的勢壘接觸，這就要求接觸孔在刻蝕的時候把元胞區充分打開，如圖1所示，溝槽型肖特基二極體在接觸孔刻蝕時，溝槽和臺面交界處的溝槽表面多晶矽側壁的柵氧化膜(即電介質膜)也會被刻蝕破壞，從而導致產品可靠性下降，本領域一般技術人員，都可以理解這將是產品的可靠性提高必須要解決的主要問題。
【發明內容】
[0003]本發明解決的技術問題是提供一種溝槽型肖特基二極體器件結構和工藝實現方法，解決溝槽肖特基二極體接觸孔刻蝕時破壞溝槽電介質膜，導致產品可靠性下降的問題。
[0004]為解決上述技術問題，本發明提供一種溝槽型肖特基二極體器件結構，該結構包括:
[0005]半導體襯底上，形成有外延區，溝槽被形成在N型外延區中，間隔排列，溝槽之間為肖特基區；所述溝槽側壁有電介質膜，該電介質膜中間形成有多晶矽，該多晶矽的摻雜類型與半導體襯底及外延區的摻雜類型相同(如果半導體襯底和外延區為N型，則該多晶矽為N型摻雜；如果半導體襯底和外延區為P型，則該多晶矽為P型摻雜);器件正面為肖特基二極體的陽極，其正面金屬層過接觸孔穿透層間膜，與溝槽內的多晶矽和溝槽之間的肖特基區相連。
[0006]所述的電介質膜包括:氧化物、氮化物、氮氧化物的單一膜層或組合膜層。
[0007]所述的半導體襯底的摻雜濃度要高於外延區的摻雜濃度。
[0008]所述溝槽延伸至所述外延區，且終止於所述外延區內。
[0009]所述溝槽型肖特基二極體包括一個或多個肖特基區，在肖特基區之間由溝槽隔離，且每個溝槽均由多晶矽和電介質膜構成。
[0010]所述半導體襯底為高濃度摻雜，摻雜濃度大於lE7/cm3，其電阻率小於0.1歐姆。
[0011]所述外延區，其電阻率為f 10歐姆，其厚度小於20微米。
[0012]此外，本發明還提供所述溝槽型肖特基二極體器件結構的工藝實現方法，包括如下步驟:
[0013]步驟1:在半導體襯底的外延區上通過熱氧化方式，成長墊氧化層；
[0014]步驟2:通過CVD方式在墊氧化層上方澱積硬掩膜；
[0015]步驟3:通過溝槽硬掩膜、光刻處理和刻蝕形成溝槽硬掩膜窗口 ；[0016]步驟4:對所述硬掩膜窗口進行等離子方式的溝槽刻蝕，形成矽體內的多個平行溝槽；
[0017]步驟5:對所述的溝槽內，通過熱氧化方式成長一層電介質膜；
[0018]步驟6:在所述的溝槽內電介質膜上方，澱積一層多晶矽，所述多晶矽的摻雜類型與半導體襯底及外延區的摻雜類型相同；然後採用化學機械研磨工藝或者幹法刻蝕工藝去除硬掩膜上的多晶矽，再利用溼法刻蝕去除外延區上方的墊氧化層和硬掩膜；
[0019]步驟7:在全矽片表面澱積一層層間膜；
[0020]步驟8:在步驟7所述的層間膜上，通過接觸孔掩膜，光刻和刻蝕，打開接觸孔區域，進行接觸孔刻蝕；
[0021]步驟9:通過任何可使用的所需預金屬化清洗來清洗頂表面，在頂表面濺射金屬，形成互連正面金屬層；
[0022]步驟10:矽片的背面通過研磨方式進行減薄，同時通過濺射或蒸發的方式形成矽片背面的金屬膜。
[0023]在步驟I中，所述墊氧化層是厚度為200埃至500埃的SiO2層。
[0024]在步驟2中，所述硬掩膜為二氧化矽，或氮化物，或任何方式的二氧化矽和氮化物層的組合；該硬掩膜的厚度為1500-5000埃。
[0025]在步驟4中， 所述溝槽的深度大於I微米，寬度大於0.5微米，多個平行溝槽之間距離大於I微米。
[0026]在步驟5中，所述電介質膜的厚度大於800埃；所述電介質膜是氧化物、氮化物、氮
氧化物的單一膜層或組合膜層。
[0027]在步驟4和步驟5之間可以增加如下步驟:採用幹法或者溼法爐管生長二氧化矽工藝在全矽片上生長一層厚度大於1000埃的犧牲氧化膜，以確保修復由於溝槽等離子刻蝕所帶來的缺陷。
[0028]在步驟6中，所述多晶矽的摻雜濃度大於lE20/cm3。
[0029]在步驟7中，所述層間膜採用化學氣相沉積方法生成，其厚度為8000埃以上。
[0030]在步驟8中，所述接觸孔刻蝕包含2個步驟，第一次先使用幹法刻蝕層間膜並停留在矽表面，第二次使用矽和步驟5所述的電介質膜刻蝕速率為1:1的溼法腐蝕；所述接觸孔的寬度為0.5-3微米，該接觸孔位於兩個相鄰溝槽之間。
[0031]在步驟9中，所述正面金屬層的厚度大於I微米。
[0032]在步驟10中，所述金屬膜的形成從矽表面至外，依次為鋁、鈦、鎳、銀；在鋁形成後，在300-450攝氏度的惰性氣體中進行合金化處理。
[0033]和現有技術相比，本發明具有以下有益效果:本發明由於溝槽和臺面(即肖特基區)交界處的溝槽表面多晶矽側壁的柵氧化膜(即電介質膜)不會被刻蝕破壞，所以可以解決溝槽肖特基二極體接觸孔刻蝕時破壞溝槽電介質膜，導致產品可靠性下降的問題。在超級結產品的器件結構內設計、集成雪崩和齊納二極體，提高產品在開關應用發生未鉗位雪崩擊穿(EAS:Energy avalanche switching)時的自我保護能力。
【專利附圖】
【附圖說明】
[0034]圖1是現有的溝槽型肖特基二極體在接觸孔刻蝕時破壞溝槽表面多晶矽側壁柵氧化膜的示意圖；
[0035]圖2是本發明溝槽型肖特基二極體器件的結構示意圖。
[0036]圖3A-圖3H是本發明方法的每一步驟完成後的器件剖面結構示意圖；其中，圖3A是本發明方法的步驟I完成後的器件剖面結構示意圖；圖3B是本發明方法的步驟2完成後的器件剖面結構示意圖；圖3(:是本發明方法的步驟3完成後的器件剖面結構示意圖；圖30是本發明方法的步驟4完成後的器件剖面結構示意圖；圖3E是本發明方法的步驟6完成後的器件剖面結構示意圖；圖3?是本發明方法的步驟7完成後的器件剖面結構示意圖；圖36是本發明方法的步驟8完成後的器件剖面結構示意圖；圖3!1是本發明方法的步驟9完成後的器件剖面結構示意圖。
[0037]圖中附圖標記說明如下:
[0038]I是半導體N型襯底
[0039]2是N型外延區[0040]3是溝槽
[0041]4是電介質膜
[0042]5是多晶矽
[0043]6是層間膜
[0044]7是接觸孔
[0045]8是正面金屬層
[0046]9是墊氧化層
[0047]10是硬掩膜。
【具體實施方式】
[0048]下面結合附圖和實施例對本發明作進一步詳細的說明。
[0049]實施例1以半導體N型襯底為例
[0050]如圖2所示，本發明一種溝槽型肖特基二極體器件結構，該結構包括:
[0051 ] 半導體N型襯底I上，形成有N型外延區2，溝槽3被形成在N型外延區2中，間隔排列，溝槽3之間為臺面(即肖特基區)。所述溝槽3側壁有電介質膜4，電介質膜4中間形成有多晶矽5，多晶矽5為N型摻雜。器件正面為肖特基二極體的陽極，其正面金屬層8通過接觸孔7穿透層間膜6，與溝槽3內的多晶矽5和溝槽3之間的臺面(即肖特基區)相連。
[0052]所述的電介質膜4包括:氧化物、氮化物、氮氧化物的單一膜層或組合膜層。
[0053]所述的半導體N型襯底I的摻雜濃度要高於N型外延區2的摻雜濃度。半導體N型襯底I為高濃度摻雜，摻雜濃度大於lE7/cm3，其電阻率小於0.1歐姆。所述N型外延區2，其電阻率為廣10歐姆，N型外延區2的厚度小於20微米。
[0054]所述溝槽3延伸至所述N型外延區2，且終止於所述N型外延區2內。
[0055]所述溝槽型肖特基二極體包括一個或多個肖特基區，在肖特基區之間由溝槽隔離，且每個溝槽均由多晶矽5和電介質膜4構成。
[0056]此外，本發明還提供上述溝槽型肖特基二極體器件結構的工藝實現方法，主要包括如下步驟:[0057]步驟1:半導體N型襯底I上，形成有N型外延區2，在N型外延區2上通過熱氧化方式，成長墊氧化層9 (200埃至500埃的SiO2層)，見圖3A。
[0058]步驟2:通過CVD方式在墊氧化層9上方澱積硬掩膜10，該硬掩膜10的厚度約為1500-5000埃，其材質可以為:二氧化矽(SiO2)、氮化物層(Si3N4),以及任何方式的二氧化矽(SiO2)和氮化物層(Si3N4)的組合，見圖3B。
[0059]步驟3:通過溝槽硬掩膜、光刻處理和刻蝕工藝形成溝槽硬掩膜窗口，並且該硬掩膜10會在後續工藝中去除，見圖3C。
[0060]步驟4:對所述硬掩膜窗口進行等離子方式的溝槽幹法刻蝕，形成矽體內的多個平行溝槽3，溝槽3的深度大於I微米，寬度大於0.5微米，溝槽3之間距離大於I微米，見圖3D。
[0061]步驟5:對所述的溝槽3內，通過熱氧化方式成長一層電介質膜4。所述工藝步驟前，不排除加入一次犧牲氧化，採用幹法或者溼法爐管生長二氧化矽工藝在全矽片上生長一層厚度約大於1000埃的犧牲氧化膜，以確保修復由於溝槽等離子刻蝕所帶來的缺陷。所述電介質膜4，其厚度大於800埃。電介質膜4可以是氧化物、氮化物、氮氧化物的單一膜層或組合膜層。
[0062]步驟6:在所述的溝槽3內電介質膜4上方,澱積一層多晶娃5。所述多晶娃5為N型摻雜，摻雜濃度大於lE20/cm3，然後採用化學機械研磨工藝或者幹法刻蝕工藝去除硬掩膜10上的多晶矽5，最後利用溼法刻蝕去除N型外延區2上方的墊氧化層9和硬掩膜10，見圖3E。
[0063]步驟7:在全矽片表面澱積一層層間膜6，厚度為8000埃以上，利用化學氣相沉積方法生成，見圖3F。
[0064]步驟8:在步驟7所述的層間膜6上，通過接觸孔掩膜，光刻和刻蝕，打開接觸孔區域，進行接觸孔7刻蝕，寬度約為0.5-3微米，接觸孔7位於兩個相鄰溝槽3之間，見圖3G。所述接觸孔刻蝕包含2個步驟，第一次先使用幹法刻蝕層間膜6並停留在矽表面，第二次使用矽和步驟5所述的電介質膜4刻蝕速率為1:1的溼法腐蝕。
[0065]步驟9:通過任何可使用的所需預金屬化清洗來清洗頂表面，在頂表面濺射金屬，形成互連正面金屬層8,正面金屬層8的厚度大於I微米,見圖3H。
[0066]步驟10:矽片的背面通過研磨方式進行減薄，同時通過濺射或蒸發的方式形成矽片背面的金屬膜。金屬膜的形成從矽表面至外，依次鋁、鈦、鎳、銀。鋁形成後，在300-450攝氏度的惰性氣體中進行合金化處理。
[0067]實施例2以半導體P型襯底為例
[0068]該實施例2與上述實施例1的區別在於:半導體襯底、外延區和多晶矽的摻雜類型均為P型，其它與實施例1相同。
【權利要求】
1.一種溝槽型肖特基二極體器件結構，其特徵在於，該結構包括: 半導體襯底上，形成有外延區，溝槽被形成在外延區中，間隔排列，溝槽之間為肖特基區；所述溝槽側壁有電介質膜，該電介質膜中間形成有多晶矽，該多晶矽的摻雜類型與半導體襯底及外延區的摻雜類型相同；器件正面為肖特基二極體的陽極，其正面金屬層通過接觸孔穿透層間膜，與溝槽內的多晶矽和溝槽之間的肖特基區相連。
2.根據權利要求1所述的結構，其特徵在於，所述的電介質膜(4)包括:氧化物、氮化物、氮氧化物的單一膜層或組合膜層。
3.根據權利要求1所述的結構，其特徵在於，所述的半導體襯底的摻雜濃度要高於外延區的摻雜濃度。
4.根據權利要求1所述的結構，其特徵在於，所述溝槽延伸至所述外延區，且終止於所述外延區內。
5.根據權利要求1所述的結構，其特徵在於，所述溝槽型肖特基二極體包括一個或多個肖特基區，在肖特基區之間由溝槽隔離，且每個溝槽均由權利要求1所述的多晶矽和電介質膜構成。
6.根據權利要求1所述的結構，其特徵在於，所述半導體襯底為高濃度摻雜，摻雜濃度大於lE7/cm3，其電阻率小於0.1歐姆。
7.根據權利要 求1所述的結構，其特徵在於，所述外延區的電阻率為f10歐姆，該外延區的厚度小於20微米。
8.一種根據權利要求1所述的結構的工藝實現方法，其特徵在於，包括如下步驟: 步驟1:在半導體襯底的外延區上通過熱氧化方式，成長墊氧化層； 步驟2:通過CVD方式在墊氧化層上方澱積硬掩膜； 步驟3:通過溝槽硬掩膜、光刻處理和刻蝕形成溝槽硬掩膜窗口 ； 步驟4:對所述硬掩膜窗口進行等離子方式的溝槽刻蝕，形成矽體內的多個平行溝槽； 步驟5:對所述的溝槽內，通過熱氧化方式成長一層電介質膜； 步驟6:在所述的溝槽內電介質膜上方，澱積一層多晶矽，所述多晶矽的摻雜類型與半導體襯底及外延區的摻雜類型相同；然後採用化學機械研磨工藝或者幹法刻蝕工藝去除硬掩膜上的多晶矽，再利用溼法刻蝕去除外延區上方的墊氧化層和硬掩膜； 步驟7:在全矽片表面澱積一層層間膜； 步驟8:在步驟7所述的層間膜上，通過接觸孔掩膜，光刻和刻蝕，打開接觸孔區域，進行接觸孔刻蝕； 步驟9:通過任何可使用的所需預金屬化清洗來清洗頂表面，在頂表面濺射金屬，形成互連正面金屬層； 步驟10:矽片的背面通過研磨方式進行減薄，同時通過濺射或蒸發的方式形成矽片背面的金屬膜。
9.根據權利要求8所述的方法，其特徵在於，在步驟I中，所述墊氧化層是厚度為200埃至500埃的SiO2層。
10.根據權利要求8所述的方法，其特徵在於，在步驟2中，所述硬掩膜為二氧化矽，或氮化物，或任何方式的二氧化矽和氮化物層的組合；該硬掩膜的厚度為1500-5000埃。
11.根據權利要求8所述的方法，其特徵在於，在步驟4中，所述溝槽的深度大於I微米，寬度大於0.5微米，多個平行溝槽之間距離大於I微米。
12.根據權利要求8所述的方法，其特徵在於，在步驟5中，所述電介質膜的厚度大於800埃；所述電介質膜是氧化物、氮化物、氮氧化物的單一膜層或組合膜層。
13.根據權利要求8所述的方法，其特徵在於，在步驟4和步驟5之間增加如下步驟:採用幹法或者溼法爐管生長二氧化矽工藝在全矽片上生長一層厚度大於1000埃的犧牲氧化膜，以確保修復由於溝槽等離子刻蝕所帶來的缺陷。
14.根據權利要求8所述的方法，其特徵在於，在步驟6中，所述多晶矽的摻雜濃度大於1E20/cm3。
15.根據權利要求8所述的方法，其特徵在於，在步驟7中，所述層間膜採用化學氣相沉積方法生成，其厚度為8000埃以上。
16.根據權利要求8所述的方法，其特徵在於，在步驟8中，所述接觸孔刻蝕包含2個步驟，第一次先使用幹法刻蝕層間膜並停留在矽表面，第二次使用矽和步驟5所述的電介質膜刻蝕速率為1:1的溼法腐蝕；所述接觸孔的寬度為0.5-3微米，該接觸孔位於兩個相鄰溝槽之間。
17.根據權利要求8所述的方法，其特徵在於，在步驟9中，所述正面金屬層的厚度大於1微米。
18.根據權利要求8所述的方法，其特徵在於，在步驟10中，所述金屬膜的形成從矽表面至外，依次為鋁、鈦、鎳、銀；在鋁形成後，在300-450攝氏度的惰性氣體中進行合金化處理。
【文檔編號】H01L29/872GK103840014SQ201210473557
【公開日】2014年6月4日 申請日期:2012年11月21日 優先權日:2012年11月21日
【發明者】劉遠良, 胡曉明 申請人:上海華虹宏力半導體製造有限公司