尤其是用於修正時鐘信號的時鐘信號輸入/輸出裝置的製作方法
2023-06-04 12:25:26
專利名稱：尤其是用於修正時鐘信號的時鐘信號輸入/輸出裝置的製作方法
技術領域：
本發明涉及一種尤其是用於修正時鐘信號的時鐘信號輸入/輸出裝置以及一種時鐘信號修正方法。
在半導體器件中，尤其是在如例如基於CMOS技術的DRAM(DRAM＝動態隨機存取存儲器或動態讀寫存儲器)的存儲器件中，將所謂的時鐘信號用於在時間上協調數據的處理或轉接。
在此，在常規的半導體器件中一般採用施加在單個線路上的單個時鐘信號(即所謂的「單端」時鐘信號)。
於是可以例如分別在單個時鐘信號的上升的時鐘脈衝邊沿上(或替代地例如分別在下降的單個時鐘信號邊沿上)轉接數據。
此外在現有技術中已經公開了所謂的DDR器件、尤其是DDR-DRAM(DDR-DRAM＝雙倍數據速率DRAM或具有雙倍數據速率的DRAM)。
在DDR器件中，代替單個的、施加在單個線路上的時鐘信號(「單端」時鐘信號)，採用兩個施加在兩個分開的線路上的差分的相對反相的時鐘信號。
例如當兩個時鐘信號中的第一時鐘信號從狀態「邏輯高」(例如高的電壓電平)變化為狀態「邏輯低」(例如低的電壓電平)時，第二時鐘信號則總是(基本上同時)將它的狀態從「邏輯低」改變為「邏輯高」(例如從低的電壓電平改變為高的電壓電平)。
相反地，當第一時鐘信號從狀態「邏輯低」(例如低的電壓電平)變化為狀態「邏輯高」(例如高的電壓電平)時，第二時鐘信號則總是(又基本上同時)將它的狀態從「邏輯高」改變為「邏輯低」(例如從高的電壓電平改變為低的電壓電平)。
在DDR器件中，一般不僅在第一時鐘信號的上升沿上而且也在第二時鐘信號的上升沿上(或不僅在第一時鐘信號的下降沿上而且也在第二時鐘信號的下降沿上)轉接數據。
因此，在DDR器件中，比在具有單個時鐘信號或「單端」時鐘信號的相應的常規器件中更頻繁地或更快地(尤其是頻繁一倍或快一倍地)進行數據的轉接，也即數據速率更高，尤其是比在相應的常規器件中高一倍。
在器件中(在內部)被用於數據的處理或轉接的時間協調的時鐘信號(「DQS」信號或「數據選通」信號)(或在採用差分的相對反相的時鐘信號的情況下內部的時鐘信號DQS和與時鐘信號DQS相對反相的時鐘信號BDQS)必須與從外部輸入到器件中的時鐘信號(「clk」信號或「clock」信號)同步(或與從外部輸入到器件中的差分時鐘信號clk、bclk同步)。
由與器件相連接的相應的外部時鐘信號發生器生成這個或這些外部時鐘信號clk、bclk。
將時鐘信號同步設備、例如DLL電路(DLL＝延時鎖定迴路)用於使內部生成的時鐘信號DQS或內部生成的時鐘信號DQS、BDQS與這個或這些外部時鐘信號clk、bclk同步。例如在EP 964 517中公開了這種電路。
時鐘信號同步設備例如可以具有第一延遲裝置，將這個或這些外部時鐘信號clk、bclk輸入到該第一延遲裝置中，並且該第一延遲裝置(根據由相位比較設備輸出的控制信號)對這個或這些所輸入的時鐘信號clk、bclk施加(通過控制信號可調節的、可變的)延遲時間tvar。
這個或這些由第一延遲裝置輸出的信號可以在器件中(在內部)被用於數據的處理或轉接的時間協調(即作為(內部)時鐘信號DQS或BDQS)。
將由第一延遲裝置輸出的信號DQS輸送給第二延遲裝置，該第二延遲裝置對所輸入的信號DQS施加(固定的)延遲時間tconst，該延遲時間tconst大致對應於由一個或多個接收機(「接收機延遲」)、相應的數據路徑(「數據路徑延遲」)和一個或多個片外驅動器(「OCD延遲」)所引起的信號延遲的總和。
將由第二延遲裝置輸出的信號(FB信號或「反饋信號」)輸送給上述的相位比較設備，並且在那裡將FB信號的相位與(同樣被輸入到相位比較設備中的)clk信號的那個相位進行比較。根據FB信號的相位是否超前或尾隨於clk信號的那個相位，由相位比較設備輸出增量信號(INC信號)或減量信號(DEC信號)(作為上述第一延遲裝置的控制信號)，這些信號導致，(在INC信號的情況下)增大或(在DEC信號的情況下)減小由第一信號延遲裝置引起的clk信號的延遲tvar，使得最終使clk信號和FB信號同步，即「鎖定了」時鐘信號同步設備。
尤其是在高頻時，可能出現(由上述的外部時鐘信號發生器提供的)時鐘信號clk(或外部提供的差分時鐘信號clk、bclk)的相對強的失真。這些失真例如導致，clk信號的「邏輯低」狀態比clk信號的「邏輯高」狀態持續例如更短(或例如更長)的時間(並且例如bclk信號的「邏輯低」狀態比bclk信號的「邏輯高」狀態持續例如更長(或例如更短)的時間)。這具有以下後果，即由上述的時鐘信號同步設備、例如DLL電路從外部時鐘信號clk或bclk獲得的(內部)時鐘信號DQS或BDQS也相對強地失真。
因此，本發明的任務在於，提供一種(新穎的)時鐘信號輸入/輸出裝置以及一種新穎的時鐘信號修正方法，尤其是這樣一種裝置和這樣一種方法，利用其可以從(失真的)外部時鐘信號clk、bclk中獲得較少失真或基本上不失真的時鐘信號。
本發明通過權利要求1、8、9和10的主題來實現該目標和其它目標。
在從屬權利要求中說明了本發明的有利的改進方案。
根據本發明的基本思路，提供一種時鐘信號輸入/輸出裝置，將時鐘信號(clk)或從中獲得的信號輸入到該時鐘信號輸入/輸出裝置中並轉送到分頻器設備上，其中將由該分頻器設備輸出的或從中獲得的信號(clk2)轉送到信號積分設備上，並且其中將由該信號積分設備輸出的或從中獲得的信號(I2)轉送到第一信號比較電路上，其中將由分頻器設備輸出的或從中獲得的信號(clk2)附加地轉送到第二信號比較電路上，並且其中時鐘信號輸入/輸出裝置附加地具有信號輸出電路，用於根據由第一信號比較電路輸出的或從中獲得的信號(rIclk)、和由第二信號比較電路輸出的或從中獲得的信號(rclk)輸出時鐘輸出信號(clk50)。
以下藉助實施例和附圖來更詳細地闡述本發明。在附圖中
圖1展示了根據本發明的一個實施例的時鐘信號輸入/輸出裝置的示意圖；圖2展示了根據本發明的另一實施例的時鐘信號輸入/輸出裝置的示意圖；圖3展示了被輸入到圖1中或圖2中所展示的時鐘信號輸入/輸出裝置中的信號clk或bclk、在該裝置內部生成的信號和由該裝置輸出的信號的時間流程圖；圖4展示了根據本發明實施例的用於修正時鐘信號的系統的示意圖；以及圖5展示了圖1和圖2中所展示的頻率恢復電路的詳細示圖。
在圖1中展示了根據本發明的一個實施例的時鐘信號輸入/輸出裝置1或時鐘信號修正裝置1的示意圖。
該時鐘信號輸入/輸出裝置1具有一個分頻器設備4、一個信號積分設備6、兩個(相同地或基本上相同地構造的)信號比較電路或信號接收機電路8、9和一個頻率恢復電路11。
該時鐘信號輸入/輸出裝置1例如可以設置在半導體器件、尤其是諸如(例如基於CMOS技術的)DRAM(DRAM＝動態隨機存取存儲器或動態讀寫存儲器)、例如DDR-DRAM(DDR-DRAM＝雙倍數據速率DRAM或具有雙倍數據速率的DRAM)的存儲器件上。
相應的半導體器件具有(外部)連接端子2a(例如相應的焊點或相應的引腳)，(為了在該半導體器件中在時間上協調數據的處理或轉接，)由外部時鐘信號發生器將外部時鐘信號clk施加在該連接端子2a上。
此外，該器件具有相應的(其它的)外部連接端子2b(例如相應的其它的焊點或相應的其它的引腳)，(例如由上述的外部時鐘信號發生器)將其它的外部時鐘信號bclk施加在該連接端子2b上。時鐘信號clk、bclk可以是彼此相對反相的(即所述時鐘信號可以是所謂的「差分」時鐘信號clk、bclk)。
在該器件內部，可以例如分別不僅在clk時鐘信號的上升沿上、而且在bclk時鐘信號的上升沿上(或不僅在從中獲得的DQS信號的上升沿上，而且在從中獲得的BDQS信號的上升沿上)(或替代地例如分別在相應信號的下降的時鐘脈衝邊沿上)轉接數據。
如圖1中所展示的那樣，施加在半導體器件的連接端子2a上的clk信號(必要時通過相應的接收機電路的中間連接)經由線路3a輸送給分頻器設備4的第一輸入端。
此外，施加在半導體器件的連接端子2b上的bclk信號(必要時同樣通過上述的接收機電路的中間連接)經由線路3b輸送給分頻器設備4的第二輸入端。
分頻器設備4的第一輸出端(在該第一輸出端上輸出相對於信號clk的頻率f具有一半頻率f/2的信號clk2)通過線路5a連接到信號積分設備6的第一輸入端上。
通過由分頻器設備4獲得的分頻來實現，(如圖3中展示的那樣)信號clk2例如分別在clk信號的正邊沿上改變它的狀態(例如在clk信號的第一正邊沿上從「邏輯低」變化為「邏輯高」，而在clk信號的隨後的第二正邊沿上從「邏輯高」返回到「邏輯低」)。
此外，分頻器設備4的第二輸出端(在該第二輸出端上輸出相對於信號bclk的頻率f具有一半頻率f/2的、與信號clk2相對反相的信號bclk2)通過線路5b連接到信號積分設備6的第二輸入端上。
通過由分頻器設備4獲得的分頻來實現，(如圖3中展示的那樣)信號bclk2例如分別在clk信號的正邊沿上改變它的狀態(例如信號bclk2在clk信號的第一正邊沿上(與信號clk2相反地)從「邏輯高」變化為「邏輯低」，而在clk信號的隨後的第二正邊沿上(與信號clk2相反地)從「邏輯低」返回到「邏輯高」)。
如從圖1中進一步得知的那樣，信號積分設備6的第一輸出端(在該第一輸入端上輸出例如通過相應的積分由信號clk獲得的信號I2)通過線路7a連接到上述的信號比較電路8的第一輸入端上。
此外，信號積分設備6的第二輸出端(在該第二輸入端上輸出例如通過相應的積分由信號bclk獲得的、相對於信號I2反相分布的信號bI2)通過線路7b連接到上述的信號比較電路8的第二輸入端上。
原則上，可以將任意的信號比較電路或信號接收機電路、例如相應地類似於相應的常規的時鐘接收機電路所構造的、例如具有四個交叉耦合的電晶體(例如第一和第二p溝道場效應電晶體以及第一和第二n溝道場效應電晶體)的接收機電路用作信號比較電路或信號接收機電路8、9。
第一和第二n溝道場效應電晶體的源極可以例如連接到例如與地電位相連接的(直流或恆定)電流源上。
此外，第一n溝道場效應電晶體的柵極例如可以與相應電路8、9的上述的(第一)輸入端相連接，而第二n溝道場效應電晶體的柵極可以與相應電路8、9的上述的(第二)輸入端相連接。
第一n溝道場效應電晶體的漏極可以例如連接到第一和第二p溝道場效應電晶體的柵極上，並連接到第一p溝道場效應電晶體的漏極上，以及連接到相應電路8、9的(第一)輸出端上(在該輸出端上(如在圖1中示出的那樣)例如可以截取信號rIclk或信號rclk)。
第二n溝道場效應電晶體的漏極可以按相應的方式例如連接到第二p溝道場效應電晶體的漏極上，以及連接到相應電路8、9的(第二)輸出端上(在該輸出端上(如在圖1中示出的那樣)例如可以截取與信號rIclk或rclk反相的信號brIclk或brclk)。
第一和第二p溝道場效應電晶體的源極例如可以分別連接到電源電壓上。
如在圖1中所展示的那樣，信號比較電路8的第一輸出端(例如通過相應的線路對10a的第一線路)連接到上述的頻率恢復電路11上。
按相應的方式，信號比較電路8的第二輸出端(例如通過上述的線路對10a的第二線路)連接到上述的頻率恢復電路11上。
如從圖1中進一步得知的那樣，除了通過線路5a輸送到信號積分設備6的第一輸入端上之外，上述的(相對於信號clk的頻率f具有一半頻率f/2的)信號clk2還附加地通過連接到線路5a上的線路5c輸送到上述的(第二)信號比較電路9的第一輸入端上。
此外，除了通過線路5b輸送到信號積分設備6的第二輸入端上之外，上述的(相對於信號bclk的頻率f具有一半頻率f/2的)信號bclk2還附加地通過連接到線路5b上的線路5d輸送到上述的(第二)信號比較電路9的第二輸入端上。
信號比較電路9的第一輸出端(例如通過相應的其它的線路對10b的第一線路)連接到上述的頻率恢復電路11上。
信號比較電路9的第二輸出端也按相應的方式(例如通過上述的線路對10b的第二線路)連接到頻率恢復電路11上。
如圖3中說明的那樣並且如上面已經提及的那樣，由信號積分設備6對施加在線路5a或5b上的信號clk2或bclk2進行積分。
因此，線路7a上由信號積分設備6輸出的信號I2的電平(從在信號clk2中出現負邊沿的時刻起)總是線性斜坡狀地繼續上升，直至在信號clk2中出現正邊沿的時刻為止，這導致，(直至clk2信號的下一個負邊沿為止)線路7a上由信號積分設備6輸出的信號I2的電平總是線性斜坡狀地繼續下降。
相應地反相地，線路7b上由信號積分設備6輸出的信號bI2的電平(從在信號clk2中出現負(或在信號bclk2中出現正)邊沿的時刻起)總是線性斜坡狀地繼續下降，直至在信號clk2中出現正(或在信號bclk2中出現負)邊沿的時刻為止，這導致，(直至clk2信號的下一個負邊沿為止)線路7b上由信號積分設備6輸出的信號bI2的電平總是線性斜坡狀地繼續上升。
如從圖3中進一步得知的那樣，當信號I2的電平大於信號bI2的電平時，則總是由信號比較電路8在(第一)輸出端上(並且因此在上述線路對10a的第一線路上)輸出「邏輯低」信號rIclk，並且當信號I2的電平小於信號bI2的電平時，則總是在(第一)輸出端上(並且因此在上述線路對10a的第一線路上)輸出「邏輯高」信號rIclk。
相應地相反地，當信號I2的電平小於信號bI2的電平時，則總是由信號比較電路8在(第二)輸出端上(並且因此在上述線路對10a的第二線路上)輸出「邏輯低」信號brIclk，並且當信號I2的電平大於信號bI2的電平時，則總是在(第二)輸出端上(並且因此在上述線路對10a的第二線路上)輸出「邏輯高」信號brIclk。
相應地類似地，(如同樣從圖3中得知的那樣，)當信號clk2的電平大於信號bclk2的電平時，則總是由信號比較電路9在(第一)輸出端上(並且因此在上述線路對10b的第一線路上)輸出「邏輯高」信號rclk，並且當信號clk2的電平小於信號bclk2的電平時，則總是在(第一)輸出端上(並且因此在上述線路對10b的第一線路上)輸出「邏輯低」信號rclk。
相應地相反地，當信號clk2的電平小於信號bclk2的電平時，則總是由信號比較電路9在(第二)輸出端上(並且因此在上述線路對10b的第二線路上)輸出「邏輯高」信號brclk，並且當信號clk2的電平大於信號bclk2的電平時，則總是在(第二)輸出端上(並且因此在上述線路對10b的第二線路上)輸出「邏輯低」信號brclk。
如從圖3中進一步得知的那樣，當施加在線路對10b的第一線路上的信號rclk將它的狀態從「邏輯低」改變為「邏輯高」時，由頻率恢復電路11在線路12a上輸出的信號clk50則將它的狀態從「邏輯低」改變為「邏輯高」，而當施加在線路對10a的第一線路上的信號rIclk將它的狀態從「邏輯低」改變為「邏輯高」時，則已經重新返回到「邏輯低」。此外，當施加在線路對10b的第二線路上的信號brclk將它的狀態從「邏輯低」改變為「邏輯高」時，由頻率恢復電路11在線路12a上輸出的信號clk50則已經重新將它的狀態從「邏輯低」改變為「邏輯高」，而當施加在線路對10a的第二線路上的信號brIclk將它的狀態從「邏輯低」改變為「邏輯高」時，則已經重新返回到「邏輯低」(換而言之，當信號rclk、rIclk、brclk或brIclk中的一個具有正的時鐘脈衝邊沿時，則在信號clk50中總是發生信號狀態改變)。
如進一步從圖3中得知的那樣，當施加在線路對10b的第一線路上的信號rclk將它的狀態從「邏輯低」改變為「邏輯高」(或信號brclk從「邏輯高」改變為「邏輯低」)時，(相應地相反地)由頻率恢復電路11在線路12b上輸出的信號bclk50則將它的狀態從「邏輯高」改變為「邏輯低」，而當施加在線路對10a的第一線路上的信號rIclk將它的狀態從「邏輯低」改變為「邏輯高」(或信號brIclk從「邏輯高」改變為「邏輯低」)時，則已經重新返回到「邏輯高」。此外，當施加在線路對10b的第二線路上的信號brclk將它的狀態從「邏輯低」改變為「邏輯高」(或信號rclk從「邏輯高」改變為「邏輯低」)時，由頻率恢復電路11在線路12b上輸出的信號bclk50則已經重新將它的狀態從「邏輯高」改變為「邏輯低」，而當施加在線路對10a的第二線路上的信號brIclk將它的狀態從「邏輯低」改變為「邏輯高」(或信號rIclk從「邏輯高」改變為「邏輯低」)時，則已經重新返回到「邏輯高」(換而言之，當信號rclk、rIclk、brclk或brIclk中的一個具有正的時鐘脈衝邊沿(或替代地負的時鐘脈衝邊沿)時，在信號bclk50中則總是發生信號狀態改變)。
在圖5中展示了頻率恢復電路11的詳細示圖。
該頻率恢復電路11具有四個(對於四個被輸入到頻率恢復電路11中的信號中的每一個來說)基本上相同的、平行的電路段301a、301b、301c、301d。
每個電路段301a、301b、301c、301d分別具有一個延遲裝置302a、302b、302c、302d(它們分別由奇數數量的反相器組成)、一個NAND(與非)門303a、303b、303c、303d、一個(附加的)反相器304a、304b、304c、304d和兩個(互補連接的)傳輸門305a、305b、305c、305d或306a、306b、306c、306d。
如從圖5中得知的那樣，上述信號rclk、rIclk、brclk或brIclk分別被直接轉接到各個NAND門303a、303b、303c、303d的第一輸入端上，並且附加地通過相應的延遲裝置302a、302b、302c、302d的中間連接(即按照延遲由延遲裝置所引起的延遲時間ΔT的方式)被轉接到各個NAND門303a、303b、303c、303d的第二輸入端上。
因此，只有當施加在各個NAND門303a、303b、303c、303d的第一輸入端上的信號rclk、rIclk、brclk或brIclk將其狀態從「邏輯低」改變為「邏輯高」(並且僅在相對短的(相當於上述延遲時間ΔT的)持續時間內，因為在上述延遲時間ΔT之後，施加在各個NAND門303a、303b、303c、303d的第二輸入端上的信號將其狀態從「邏輯高」改變為「邏輯低」)，在各個NAND門303a、303b、303c、303d的輸出端上輸出的信號rclk′、rIclk′、brclk′或brIclk′才變成「邏輯低」。換而言之，通過由各個NAND門303a、303b、303c、303d輸出的信號rclk′、rIclk′、brclk′或brIclk′表明，相應的信號rclk、rIclk、brclk或brIclk具有正的時鐘脈衝邊沿。
如從圖5中進一步得知的那樣，將傳輸門305a、305b、306c、306d的輸入端連接到電源電壓(電源電平VDLL)上，而將傳輸門306a、306b、306c、306d的輸入端接地(地電平VSSDL)。
傳輸門305a、305b、305c、305d的輸出端是互相連接的，並且連接到鎖存器307b的輸入端上，該鎖存器307b的輸出端連接到上述的線路12b上。
傳輸門306a、306b、306c、306d的輸出端按相應類似的方式互相連接，並且連接到鎖存器307a的輸入端上，該鎖存器307a的輸出端連接到上述的線路12a上。
每個鎖存器307a、307b可以例如具有第一和第二反相器，其中第一反相器的輸出通過第二反相器反饋到第一反相器的輸入端上。
在四個電路段301a、301b、301c、301d的每一個中，將上述的(由各個NAND門303a、303b、303c、303d輸出的)信號rclk′、rIclk′、brclk′或brIclk′分別直接輸送到各個傳輸門305a、306a或305b、306b或305c、306c或305d、306d的第一控制輸入端上，並且(通過各個反相器304a、304b、304c、304d的中間連接)輸送到與各個傳輸門305a、306a或305b、306b或305c、306c或305d、306d的第一控制輸入端反相的第二傳輸門控制輸入端上。
當上述的信號rclk′、rIclk′、brclk′或brIclk′之一(短時地)變成「邏輯低」(即相應的信號rclk、rIclk、brclk或brIclk具有正的時鐘脈衝邊沿)時，則總是相應地(短時地)轉換相應的傳輸門(即阻斷先前導通的傳輸門，並且導通先前阻斷的傳輸門)，其中給所述相應的傳輸門輸送各個信號rclk′、rIclk′、brclk′或brIclk′。
將相應的由此生成的(正或負)脈衝信號(bDO)或與其反相的(負或正)脈衝信號(DO)轉送到鎖存器307a或307b的輸入端上，使得相應地轉換在各個鎖存器307a、307b的輸出端上輸出的信號(clk50或bclk50)(即其狀態從「邏輯高」改變為「邏輯低」或從「邏輯低」改變為「邏輯高」)。
由於鎖存器307a、307b的作用，相應的信號clk50、bclk50則一直在那時所達到的狀態中保持不變，直至信號rclk′、rIclk′、brclk′或brIclk′中的下一個信號(短時地)變成「邏輯低」(即相應的信號rclk、rIclk、brclk或brIclk具有正的時鐘脈衝邊沿)。
如從圖3中得知的那樣，在信號clk50或信號bclk50中(不同於在信號clk或bclk中)，「邏輯低」狀態的持續時間基本上與「邏輯高」狀態的持續時間一樣長。
藉助時鐘信號輸入/輸出裝置1，因此可以由(失真的)外部時鐘信號clk、bclk獲得較少失真或基本上不失真的(時鐘)信號clk50或bclk50。
例如可以將信號clk50和/或信號bclk50輸送給相應的時鐘信號同步設備、例如DLL電路(DLL＝延時鎖定迴路)，該時鐘信號同步設備根據clk50信號或bclk50信號生成相應的(與此同步的)時鐘信號DQS或BDQS，一個或多個時鐘信號DQS或BDQS被用於半導體器件中的數據的處理或轉接的時間協調。
在圖2中展示了根據本發明另一個實施例的時鐘信號輸入/輸出裝置101或時鐘信號修正裝置101的示意圖。
該時鐘信號輸入/輸出裝置101具有一個分頻器設備104、一個信號積分設備106、四個(相同地或基本上相同地構造的)信號比較電路或信號接收機電路108a、108b、109a、109b和一個頻率恢復電路111。
該頻率恢復電路111例如可以與圖5中展示的頻率恢復電路111相應地類似地或相同地構造。
時鐘信號輸入/輸出裝置101例如可以被設置在半導體器件、尤其是諸如(例如基於CMOS技術的)DRAM(DRAM＝動態隨機存取存儲器或動態讀寫存儲器)、例如DDR-DRAM(DDR-DRAM＝雙倍數據速率DRAM或具有雙倍數據速率的DRAM)的存儲器件上。
相應的半導體器件具有(外部)連接端子102a(例如相應的焊點或相應的引腳)，在該連接端子102a上(為了在半導體器件中在時間上協調數據的處理或轉接)由外部時鐘信號發生器施加外部時鐘信號clk。
此外，該器件具有相應的(其它的這裡未示出的)外部連接端子(例如相應的其它的焊點或相應的其它的引腳)，在該連接端子上(例如由上述的外部時鐘信號發生器)施加其它的外部時鐘信號bclk。時鐘信號clk、bclk可以是彼此相對反相的(即這些時鐘信號可以是所謂的「差分」時鐘信號clk、bclk)。
在該器件內部，例如可以分別不僅在clk時鐘信號的上升沿上而且在bclk信號的上升沿上轉接數據(或不僅在從中獲得的DQS信號的上升沿上，而且還在從中獲得的BDQS信號的上升沿上(或替代地例如分別在相應信號的下降的時鐘脈衝邊沿上))。
如圖2中展示的那樣，施加在半導體器件的連接端子102a上的clk信號(必要時通過相應接收機電路的中間連接)經由線路103a輸送給分頻器設備104的輸入端。
分頻器設備104的第一輸出端(在該第一輸出端上輸出相對於信號clk的頻率f具有一半頻率f/2的信號clk2)通過線路105a連接到信號積分設備106的第一輸入端上。
通過由分頻器設備4獲得的分頻來實現，(如圖3中展示的那樣)信號clk2例如分別在clk信號的正邊沿上改變它的狀態(例如在clk信號的第一正邊沿上從「邏輯低」到「邏輯高」，而在clk信號的隨後的第二正邊沿上從「邏輯高」返回到「邏輯低」)。
分頻器設備104的第二輸出端(在該第二輸出端上輸出相對於信號clk的頻率f具有一半頻率f/2的、與信號clk2相對反相的信號bclk2)通過線路105b連接到信號積分設備106的第二輸入端上。
如從圖2中得知的那樣，在那裡所展示的實施例中(不同於在圖1中所展示的實施例中)，不是(直接)由施加在上述外部的半導體器件連接端子上的bclk信號、而是(間接)由與bclk信號反相的clk信號獲得在線路105b上輸出的信號bclk2。
通過由分頻器設備4獲得的分頻來實現，(如圖3中展示的那樣)信號bclk2例如分別在clk信號的正邊沿上改變它的狀態(例如信號bclk2在clk信號的第一正邊沿上(與信號clk2相反地)從「邏輯高」改變為「邏輯低」，而在clk信號的隨後的第二正邊沿上(與信號clk2相反地)從「邏輯低」返回到「邏輯高」)。
如從圖2中進一步得知的那樣，信號積分設備106的第一輸出端(在該第一輸出端上輸出例如通過相應的積分由信號clk獲得的信號I2)通過線路107a和與該線路107a相連接的線路107c連接到上述信號比較電路108a的(第二)輸入端上。
如從圖2中進一步得知的那樣，信號積分設備106的第一輸出端附加地(通過上述線路107a)連接到上述信號比較電路108b的(與上述信號比較電路108a的上述第二輸入端反相的)第一輸入端上。
此外，信號積分設備106的第二輸出端(在該第二輸出端上輸出例如通過相應的積分由信號bclk獲得的、與信號I2反相分布的信號bI2)通過線路107b和與該線路107b連接的線路107d連接到上述信號比較電路108a的第一輸入端上。
如從圖2中進一步得知的那樣，信號積分設備106的第二輸出端附加地(通過上述線路107b)連接到上述信號比較電路108b的第二輸入端上。
作為信號比較電路或信號接收機電路108a、108b、109a、109b，原則上可以採用任意的信號比較電路或信號接收機電路，例如相應地類似於相應的常規時鐘接收機電路所構造的、例如具有四個交叉耦合的電晶體(例如第一和第二p溝道場效應電晶體以及第一和第二n溝道場效應電晶體)的接收機電路。
第一和第二n溝道場效應電晶體的源極例如可以連接到例如與地電位相連接的(直流或恆定)電流源上。
此外，第一n溝道場效應電晶體的柵極例如可以與相應電路108a、108b、109a、109b的上述(第一)輸入端相連接，而第二n溝道場效應電晶體的柵極例如可以與相應電路108a、108b、109a、109b的上述(第二)輸入端相連接。
第一n溝道場效應電晶體的漏極例如可以連接到第一和第二p溝道場效應電晶體的柵極上，並且連接到第一p溝道場效應電晶體的漏極上，以及連接到相應電路108a、108b、109a、109b的(第一)輸出端上(在該(第一)輸出端上(如圖2中示出的那樣)在電路108a、108b、109a、109b中例如可以截取信號brIclk、rIclk、rclk或brclk(在本實施例中不採用相應的、在電路108a或109b的相應第二輸出端上輸出的信號))。
第二n溝道場效應電晶體的漏極例如可以按相應的方式連接到第二p溝道場效應電晶體的漏極上，以及連接到相應電路108a、108b、109a、109b的(第二)輸出端上(在本實施例中不採用該(第二)輸出端)。
第一和第二p溝道場效應電晶體的源極例如可以分別連接到電源電壓上。
信號比較電路108a的第一輸出端(通過線路110a)連接到上述的頻率恢復電路111上。
信號比較電路108b的上述的第一輸出端也按相應的方式通過線路110b連接到上述的頻率恢復電路111上。
如從圖2中進一步得知的那樣，除了通過線路105a輸送到信號積分設備106的第一輸入端上之外，上述的(相對於信號clk的頻率f具有一半頻率f/2的)信號clk2連接到線路105a上的線路105c輸送到上述信號比較電還附加地通過路109a的第一輸入端上，並且(通過與線路105c相連接的線路105e)輸送到上述信號比較電路109b的第二輸入端上。
此外，除了通過線路105b輸送到信號積分設備6的第二輸入端上之外，上述的(相對於信號bclk的頻率f具有一半頻率f/2的)信號bclk2還附加地通過連接到線路105b上的線路105d輸送到上述信號比較電路109a的第二輸入端上，並且(通過與線路105d相連接的線路105f)輸送到上述信號比較電路109b的第一輸入端上。
信號比較電路109a的第一輸出端(通過線路110c)連接到上述的頻率恢復電路111上。
信號比較電路109b的第一輸出端也按相應的方式通過線路110d連接到上述的頻率恢復電路111上。
如圖3中所說明的那樣，並且如上面已經提及的那樣，由信號積分設備106對施加在線路105a或105b上的信號clk2或bclk2進行積分。
因此，線路107a上由信號積分設備106輸出的信號I2的電平(從在信號clk2中出現負邊沿的時刻起)總是線性斜坡狀地繼續上升，直至在信號clk2中出現正邊沿的時刻為止，這導致，(直至clk2信號的下一個負邊沿為止)線路107a上由信號積分設備106輸出的信號I2的電平總是線性斜坡狀地繼續下降。
相應地反相地，線路107b上由信號積分設備106輸出的信號bI2的電平(從在信號clk2中出現負(或在信號bclk2中出現正)邊沿的時刻起)總是線性斜坡狀地繼續下降，直至在信號clk2中出現正(或在信號bclk2中出現負)邊沿的時刻為止，這導致，(直至clk2信號的下一個負邊沿為止)線路107b上由信號積分設備106輸出的信號bI2的電平總是線性斜坡狀地繼續上升。
如從圖3中進一步得知的那樣，當施加在線路110c上的信號rclk將它的狀態從「邏輯低」改變為「邏輯高」時，由頻率恢復電路111在線路112a上輸出的信號clk50則將它的狀態從「邏輯低」改變為「邏輯高」，而當施加在線路110b上的信號rIclk將它的狀態從「邏輯低」改變為「邏輯高」時，則已經重新返回到「邏輯低」。此外，當施加在線路110d上的信號brclk將它的狀態從「邏輯低」改變為「邏輯高」時，由頻率恢復電路111在線路112a上輸出的信號clk50則已經重新將它的狀態從「邏輯低」改變為「邏輯高」，而當施加在線路110a上的信號brIclk將它的狀態從「邏輯低」改變為「邏輯高」時，則已經重新返回到「邏輯低」(換而言之，當信號rclk、rIclk、brclk或brIclk中的一個具有正的時鐘脈衝邊沿時，則在信號clk50中總是發生信號狀態改變)。
與上面針對信號clk50所闡述的相應地相反的內容適用於由頻率恢復電路111在線路112b上輸出的信號bclk50。
因此，除了信號brIclk和rIclk或rclk和brclk分別由兩個不同的、代替分別由同一個信號比較電路或接收機電路108a、108b、109a、109b來生成之外，圖2中所展示的時鐘信號輸入/輸出裝置101的工作方式基本上對應於圖1中所展示的時鐘信號輸入/輸出裝置1的工作方式，其中接收機電路108a、108b、109a、109b的(這裡所採用的)輸出信號brIclk和rIclk或rclk和brclk的所有正邊沿分別僅僅由控制接收機電路108a、108b、109a、109b的相應信號(I2和bI2或clk2和bclk2)的相應正邊沿(而絕不是要麼由控制信號I2和bI2或clk2和bclk2的正邊沿，要麼由控制信號I2和bI2或clk2和bclk2的負邊沿)來觸發。
由此可以防止，由於在控制信號I2和bI2或clk2和bclk2的正和負邊沿的情況下信號時延可能不同，而由接收機電路108a、108b、109a、109b引起由頻率恢復電路11l輸出的信號clk50、bclk50的失真。
如從圖4中得知的那樣，可以將多個對應於圖1和/或2中所展示的時鐘信號輸入/輸出裝置1、101的時鐘信號輸入/輸出裝置1、101(例如兩個或三個等等時鐘信號輸入/輸出裝置1、101)串聯連接。
在此情況下，將由第一時鐘信號輸入/輸出裝置1、101輸出的信號clk50、bclk50用作連接到第一時鐘信號輸入/輸出裝置1、101之後的第二時鐘信號輸入/輸出裝置1、101的輸入信號，使得還可以由(第二)時鐘信號輸入/輸出裝置1、101進一步降低還可能包含在信號clk50、bclk50中的失真。
附圖標記列表1 時鐘信號輸入/輸出裝置2a連接端子2b連接端子3a線路3b線路4 分頻器設備5a線路5b線路5c線路5d線路6 信號積分設備7a線路7b線路8 信號比較電路9 信號比較電路10a 線路對10b 線路對11頻率恢復電路12a 線路12b 線路101 時鐘信號輸入/輸出裝置102a 連接端子103a 線路104 分頻器設備105a 線路105b 線路105c 線路105d 線路105e 線路105f 線路106 信號積分設備
107a 線路107b 線路107c 線路107d 線路108a 信號比較電路108b 信號比較電路109a 信號比較電路109b 信號比較電路110a 線路110b 線路110c 線路110d 線路111 頻率恢復電路112a 線路112b 線路201 時鐘信號輸入/輸出系統301a 電路段301b 電路段301c 電路段301d 電路段302a 延遲裝置302b 延遲裝置302c 延遲裝置302d 延遲裝置303a NAND門303b NAND門303c NAND門303d NAND門304a 反相器304b 反相器304c 反相器304d 反相器
305a 傳輸門305b 傳輸門305c 傳輸門305d 傳輸門306a 傳輸門306b 傳輸門306c 傳輸門306d 傳輸門307a 鎖存器307b 鎖存器
權利要求
1.一種時鐘信號輸入/輸出裝置(1，101)，將時鐘信號(CLK)或從中獲得的信號輸入到該時鐘信號輸入/輸出裝置(1，101)中並且轉送到分頻器設備(4，104)上，其中將由所述分頻器設備(4，104)輸出的或從中獲得的信號(clk2)轉送到信號積分設備(6，106)上，並且其中將由所述信號積分設備(6，106)輸出的或從中獲得的信號(I2)轉送到第一信號比較電路(8，108b)上，其中將由所述分頻器設備(4，104)輸出的或從中獲得的信號(clk2)附加地轉送到第二信號比較電路(9，109a)上，並且其中所述時鐘信號輸入/輸出裝置(1)附加地具有信號輸出電路(11，111)，用於根據由所述第一信號比較電路(8，108)輸出的或從中獲得的信號(rIclk)和由所述第二信號比較電路(9，109a)輸出的或從中獲得的信號(rclk)輸出時鐘輸出信號(clk50)。
2.按權利要求1的時鐘信號輸入/輸出裝置(1)，其中，由所述信號輸出電路(11)輸出的時鐘輸出信號(clk50)附加地依賴於由所述第一信號比較電路(8)輸出的或從中獲得的其它信號(brIclk)和由所述第二信號比較電路(9)輸出的或從中獲得的其它信號(brclk)。
3.按權利要求1的時鐘信號輸入/輸出裝置(101)，其中，由所述信號輸出電路(111)輸出的時鐘輸出信號(clk50)附加地依賴於由第三信號比較電路(108a)輸出的或從中獲得的信號(brIclk)和由第四信號比較電路(109b)輸出的或從中獲得的信號(brclk)。
4.按以上權利要求之一的時鐘信號輸入/輸出裝置(1)，其中，所述信號比較電路(8，9，108b，109a)中的一個或多個是接收機電路。
5.按權利要求4的時鐘信號輸入/輸出裝置(1)，其中，所述一個或多個接收機電路(8，9，108b，109a)具有交叉耦合的電晶體。
6.按以上權利要求之一的時鐘信號輸入/輸出裝置(1)，其中，由所述信號輸出電路(11，111)輸出的時鐘輸出信號(clk50)在由所述第二信號比較電路(9，109a)輸出的或從中獲得的信號(rclk)的正邊沿上將它的狀態從「邏輯低」改變為「邏輯高」或相反地從「邏輯高」改變為「邏輯低」，而在隨後的由所述第一信號比較電路(8，108b)輸出的或從中獲得的信號(rIclk)的正邊沿上返回到「邏輯低」或「邏輯高」。
7.按權利要求1至5之一的時鐘信號輸入/輸出裝置(1)，其中，由所述信號輸出電路(11，111)輸出的時鐘輸出信號(clk50)在由所述第二信號比較電路(9，109a)輸出的或從中獲得的信號(rclk)的負邊沿上將它的狀態從「邏輯低」改變為「邏輯高」或相反地從「邏輯高」改變為「邏輯低」，而在隨後的由所述第一信號比較電路(8，108b)輸出的或從中獲得的信號(rIclk)的負邊沿上返回到「邏輯低」或「邏輯高」。
8.一種時鐘信號修正方法，該時鐘信號修正方法具有以下步驟-對時鐘信號(CLK)或從中獲得的信號進行分頻，以致獲得相對於所述時鐘信號(CLK)的頻率具有更低頻率的信號(clk2)；-對所述具有更低頻率的信號(clk2)進行積分，以致獲得積分信號(I2)；-將所述具有更低頻率的信號(clk2)和與其反相的信號(bclk2)進行比較；以及-將所述積分信號(I2)和與其反相的信號(bI2)進行比較。
9.一種時鐘信號輸入/輸出裝置(1，101)，將時鐘信號(CLK)或從中獲得的信號輸入到該時鐘信號輸入/輸出裝置(1，101)中並且轉送到分頻器設備(4，104)上，其中將由所述分頻器設備(4，104)輸出的或從中獲得的信號(clk2)轉送到信號積分設備(6，106)上，並且其中將由所述信號積分設備(6，106)輸出的或從中獲得的信號(I2)轉送到第一信號比較電路(8，108b)上，其中將由所述分頻器設備(4，104)輸出的或從中獲得的信號(clk2)附加地轉送到第二信號比較電路(9，109a)上，並且其中所述時鐘信號輸入/輸出裝置(1)附加地具有信號輸出電路(11，111)，用於根據由所述第一信號比較電路(8，108)輸出的或從中獲得的信號(rIclk)和由所述第二信號比較電路(9，109a)輸出的或從中獲得的信號(rclk)輸出時鐘輸出信號(clk50)，其中通過由所述第二信號比較電路(9，109a)輸出的或從中獲得的信號(rclk)的信號邊沿來觸發所述時鐘輸出信號(clk50)的朝第一方向延伸的信號邊沿，並且通過由所述第一信號比較電路(8，108)輸出的或從中獲得的信號(rIclk)的信號邊沿來觸發所述時鐘輸出信號(clk50)的朝與所述第一方向相反的第二方向延伸的信號邊沿。
10.一種時鐘信號修正方法，該時鐘信號修正方法具有以下步驟-對時鐘信號(CLK)或從中獲得的信號進行分頻，以致獲得相對於所述時鐘信號(CLK)的頻率具有更低頻率的信號(clk2)；-對所述具有更低頻率的信號(clk2)進行積分，以致獲得積分信號(I2)；-將所述具有更低頻率的信號(clk2)和與其反相的信號(bclk2)進行比較，以致獲得第一比較信號(rclk)；-將所述積分信號(I2)和與其反相的信號(bI2)進行比較，以致獲得第二比較信號(rIclk)；以及-輸出時鐘輸出信號(clk50)，其中通過所述第一比較信號(rclk)的信號邊沿來觸發所述時鐘輸出信號(clk50)的朝第一方向延伸的信號邊沿，並且通過所述第二比較信號(rIclk)的信號邊沿來觸發所述時鐘輸出信號(clk50)的朝與所述第一方向相反的第二方向延伸的信號邊沿。
全文摘要
本發明涉及一種時鐘信號修正方法以及一種時鐘信號輸入/輸出裝置(1，101)，將時鐘信號(CLK)或從中獲得的信號輸入到該時鐘信號輸入/輸出裝置(1，101)中並且轉送到分頻器設備(4，104)上，其中將由分頻器設備(4，104)輸出的或從中獲得的信號(clk2)轉送到信號積分設備(6，106)上，並且其中將由信號積分設備(6，106)輸出的或從中獲得的信號(I2)轉送到第一信號比較電路(8，108b)上，其中將由分頻器設備(4，104)輸出的或從中獲得的信號(clk2)附加地轉送到第二信號比較電路(9，109a)上，並且其中時鐘信號輸入/輸出裝置(1)附加地具有信號輸出電路(11，111)，用於根據由第一信號比較電路(8，108)輸出的或從中獲得的信號(rIclk)和由第二信號比較電路(9，109a)輸出的或從中獲得的信號(rclk)輸出時鐘輸出信號(clk50)。
文檔編號G11C7/22GK1842963SQ200480024423
公開日2006年10月4日 申請日期2004年11月12日 優先權日2003年11月24日
發明者A·明佐尼 申請人:因芬尼昂技術股份公司