一種數據處理的方法、通信裝置和系統的製作方法

2023-06-04 04:06:36

專利名稱：一種數據處理的方法、通信裝置和系統的製作方法
技術領域：
本發明涉及通信技術領域，尤其涉及一種數據處理的方法、裝置及系統。
背景技術：
CRC(Cyclic Redundancy Codes，循環冗餘編碼)是一種常用的冗餘編碼，通常在 二進位通信系統中被用作差錯檢測。用稱為生成多項式的常數去除待檢測的數據流的二進 制數，商數被放棄，餘數即為CRC校驗碼。現詳細說明生成r位CRC校驗碼的算法首先，將待傳輸信息數據流的包/幀看作一個多項式，例如將比特串k = VA-Ai b3b2b1 解釋成多項式 P(x) :P(x) = bk_1xk-1+bk_2xk-2+bk_3xk-3+. +b3x3+b2x2+b1x1+ b0x° ；用Xn_k*P(X) = xr P(x)得到的積來除以預先約定的生成多項式G(x)，得到一個 r位的餘式r (x)，其最高項的次數為r-1。這個餘式所代表的比特串就是k位信息碼的CRC 校驗碼。其中，n-k = r。在二進位計算中，除法即進行模2運算(又稱異或運算)。在通過同步電路實現CRC校驗碼計算過程中，將一個時鐘周期稱作一拍，當前時 鍾周期稱作當拍。現有技術在生成CRC校驗碼的過程中，當拍CRC運算與前一拍反饋的CRC 餘數進行異或運算，得到新的CRC餘數。發明人在實現本發明的過程中，發現現有技術中至少存在如下問題當輸入數據流較大時，無法滿足高速電路的CRC要求。

發明內容
本發明的實施例提供了 一種數據處理方法及通信裝置，從而可以降低組合邏輯級 數，能夠實現在高速電路中獲得CRC校驗碼。本發明的目的是通過以下技術方案實現的一種數據處理的方法，包括將接收到的m位信息數據流平均分為n組；將每組信息數據流並行輸入對應的n組組合邏輯電路，利用所述組合邏輯電路對 每組信息數據流根據對應的轉換係數進行轉換；對獲得的n組轉換結果進行異或處理；將獲得的異或處理結果與反饋數據進行異或，獲得所述m位信息數據流的循環冗 餘編碼CRC校驗碼；將獲得的CRC校驗碼附加在所述m位信息數據流後，發送出去。一種通信裝置，用於進行數據處理，包括數據分組模塊，用於將接收到的m位信息數據流平均分為n組；第一數據處理模塊，用於將所述數據分組模塊輸出的每組信息數據流並行輸入， 對每組信息數據流根據對應的轉換係數進行轉換，並對獲得的n組轉換結果進行異或處 理；
第二數據處理模塊，用於將第一數據處理模塊獲得的異或處理結果與反饋數據進 行異或，獲得所述m位信息數據流的循環冗餘編碼CRC校驗碼；數據發送模塊，用於將獲得的CRC校驗碼附加在所述m位信息數據流後，發送出去。一種通信系統，用於進行數據處理，包括至少兩個相互連接的路由器，所述路由器為如權利要求6 10所述的通信裝置。一種通信系統，用於進行數據處理，包括光線路終端0LT，光分配網絡0DN，和光線路單元0NU/光線路終端0NT，其中，所述 0LT通過0DN與至少兩個0NU/0NT相連；所述0LT、0NU/0NT為如權利要求6 10所述的通
I H農且。由上述本發明的實施例提供的技術方案可以看出，本發明實施例中，由於將較大 的輸入的待傳輸信息數據流的數據均分為若干組數據，且僅在最後一級運算處理過程中進 行反饋運算，因此大幅降低了 CRC校驗碼生成過程中的組合邏輯級數，降低了電路複雜度 以及對硬體的要求，提高了 CRC校驗碼生成的速度，使得電路可以在高速情形下實現。


圖1為本發明實施例提供的一種處理過程示意圖；圖2為本發明應用實施例一提供的處理過程示意圖；圖3為本發明應用實施例二提供的處理過程示意圖；圖4為本發明實施例提供的裝置結構示意圖；圖5為本發明實施例提供的裝置結構示意圖；圖6為本發明實施例提供的一種系統結構示意圖；圖7為本發明實施例提供的另一種系統結構示意圖。
具體實施例方式為便於對本發明實施例的理解，申請人首先對本發明實施例中需要用到的公式， 及其推導過程進行詳細說明。假設待傳輸的信息數據流的前k位的數據為『 bp b2，......，bk_2，b^，第k+1位
數據為bk。其中，信息數據流可以是二進位通信系統中需要利用CRC校驗碼進行差錯檢驗 的任何信息數據流。例如，在無源光網絡中的需要傳輸的光信號數據；在承載網中路由器接 收到的需要傳送的P0S或乙太網數據，等等。則前k 個 bit (比特)對應的多項式為Dk (x) = box^+bi -xk"2+......+bk_2 xi+bk-i
x°；前k+1個bit對應的多項式為Dk+1(x) = box'+bi ......+bk_2 -x'+b^! -x'+b, -x
0;顯然，Dk+1(x) = x Dk (x) +bk x°。r 階的標準 CRC 生成多項式為:P (x) = xr+pr_! xr^+pr_2 xr_2+.....+Pl ？+p。
x°假設前k位數據CRC校驗碼的計算結果為C(x) = xH+Cn ......-x
1 , 0 +c0 X
有
根據計算CRC的定義，xr Dk(x)-C(x)除以P(x)的餘數為0。假設商為Q(x)，則
xr Dk(x) = P(x) Q(x) +C(x)
因此，前k+1位數據計算r位CRC校驗碼的過程為
xr.Dk+1(x) =xr'[x'Dk(x)+bk'x°] =x.xr.Dk(x)+xr.bk = x.P(x) .Q(x)+x.C(x) +xr bk
=x P(x) Q(x) + [(cr_1+bk) xr+cr_2 xr_1+......+c0 x]
對於模2運算而言，加法和減法是一樣的，因此，其中的
(Cn+bk) xr+cr_2 xr_1+.
+c0 x
=(c^+b,) 『 P(x) + [cr_2+(cr_1+bk) 『 pr_J 『 xr_1+[cr_3+(cr_1+bk) 『 pr_2] 『
+......+(0,-!+^) Po X0
因此，前k+1位數據CRC校驗位的計算結果為
F(x) = [cr_2+ (cr_!+bk) .Pr-J xri+[cr_3+(cr_1+bk) .pr_2] .X廣2+......+ (cr-!+bk) .p0.x即
Hh 4(當/>0) ，i =(1,2,......r-1)
或者寫成
fo =0 c；0+0 Ci+……+0 c,一3+0 Cr-2+P0 Cr-!+P,3 bk
fl =1 c；0+0'Ci+……+0 c,一3+0 。r-2+Pl Cr_!+P1 bk
f2 =0 c=0+1'Ci+……+0 c,一3+0 cr_2+P2 Cr-!+P:2 bk
fi =0 c；0+0'Ci+……+1 C-L-l.+0 cr_3+0 ' Cr_,:+Pi-i


fr-, = 0 C0+l Ci+......+0 Cr_3+1 Cr_2+Pr_! C^i+P^! bk
將上述fQ 的等式寫成行列式F = H * C+P * bk 當、=0時，？ = 11*(，則
0,-2 0,-3
o, on H = 寫成矩陣形式為
Pr-X Pr—1
Pi Pi P0

設當拍輸入數據的CRC校驗碼為NewCRC，前一拍輸入數據的CRC校驗碼為 OldCRC，則根據上述推導可知，輸入數據位寬為1的CRC校驗碼計算公式的矩陣形式為NewCRCl = (H*01dCRC) + (P*data0)，dataO 為數據流的第一位數據；輸入數據位寬為2的CRC計算公式的矩陣形式為NewCRC2 = (H*NewCRCl)+(P*datal) = (H2*01dCRC)+(H*P*dataO)+(P*datal)同理推算，輸入數據位寬為m的CRC校驗碼計算公式的矩陣形式為NewCRCl = (Hm*01dCRC) + (Hm_1*P*dataO) + (HnT2*P*datal) +...+ (H氺 P 氺 data (m_2)) + (P 氺 data (m_l))= (Hm*01dCRC) + [Hm_1*P, Hm_2*P, ...，H*P，P]*Dm其中，列向量 Dm = [dataO，datal，...，data (m_2)，data (m_l)]令Xm = [Hm、P，H『2*P，...，H*P，P]貝ljNewCRCm= (Hm*01dCRC) + (Xm*Dm)其中，P向量為預先規定的CRC算子向量，在實際應用過程中，通常使用生成 多項式進行生成CRC校驗碼的運算，根據上述推導可知，P向量為生成多項式去除最 高位的取值。例如，標準CRC24的生成多項式為(015689111517202124)，則向量P = (110001101101000101001100)。根據上述公式推導可知，Xm與OldCRC無關，且H矩陣為常數矩陣，因此(Xm*Dm)不 需要前級反饋。當輸入數據位寬較大時，則可以將輸入的m位數據均分為n組，以256位數 據位寬為例，如將256位數據分為4組，每64位數據一組，則NewCRC64 = (H64*01dCRC) + (X64*D64)NewCRC256 = (H256*01dCRC) + (H192*X64*D64_0) + (H128*X64*D64_1) +(H64*X64*D64_2) + (X64*D64_3)其中，D64_0、D64_l、D64_2 和 D64_3 為拆分後得 到的4組數據。上述推導得出的NewCRC256計算結果與根據CRC校驗碼原理推導出的NewCRC256 計算結果相同。因此，在輸入數據位寬較大時，可將數據進行拆分，通過組合邏輯電路實現 (Xm女Dm)的計算，僅在最後一級進行反饋計算(Hm女OldCRC)。在獲得當拍CRC校驗碼後，將該CRC校驗碼附在待傳輸的信息數據流之後，傳送給下一個路由器，或者對應的OLT，0NU寸。下面將依據上述推導得出的公式描述本發明實施例提供的數據處理方法，該方法 包括將接收到的m位信息數據流平均分為n組；將每組信息數據流並行輸入對應的n組組 合邏輯電路，利用所述組合邏輯電路對每組信息數據流根據對應的轉換係數進行轉換；對 獲得的n組轉換結果進行異或處理；將獲得的異或處理結果與反饋數據進行異或，獲得所 述m位信息數據流的循環冗餘編碼CRC校驗碼；將獲得的CRC校驗碼附加在所述m位信息 數據流後，發送出去。所述每組信息數據流對應的轉換係數是根據CRC算子向量和分組的數據位寬 m/n確定轉換係數確定的，每組信息數據流分別對應一個轉換係數。且所述轉換係數為
(i-l)-mw 1W 2
H^7^P, -,H P,P] 0上述本發明實施例中獲得m位信息數據流的r位CRC校驗碼的實現過程如圖1所 示，具體包括如下操作1、將輸入的m位信息數據流平均分為n組，其中n為整數，典型取值可以為4、8、16 等，所述m的典型取值可以是128位、256位、512位輸入數據等等；2、將每組信息數據流並行輸入n組組合邏輯電路，分別與相應的轉換係數
-l)-mm ,m 、
.P，/^ .卩…，醜.卩卩進行相乘，並將得到的n個計算結果進行異或運 算，即步驟 2 計算(H192*X64*D64_0) + (H128*X64*D64_l) + (He4*X64*D64_2) + (X64*D64_ 3)。其中，i表示第i組信息數據流，且i = (1，2，3，...n)，即第1組信息數據流對
應的計算公式為陽^^^義…，孖^，第i組信息數據流對應的計算公式為
(i-l)-mm Jm 之3、將得到的異或運算結果與反饋數據進行異或運算，生成所述輸入的m位數據的 CRC校驗碼，即計算(H256*01dCRC)。該反饋數據是上一個時鐘周期的m位信息數據流的CRC 校驗碼與Hm的乘積。將所述生成的本次輸入的m位信息數據流的CRC校驗碼與Hm相乘後 得到計算下一個時鐘周期的m位信息數據流的校驗碼的反饋數據。由於每一拍，即每個時鐘周期，均輸入m位信息數據流，因此所述的上一個時鐘周 期的m位信息數據流即為前一拍輸入的m位信息數據流；所述本次輸入的m位信息數據流 即為當拍輸入的m位數據；所述下一個時鐘周期的m位信息數據流即為下一拍輸入的m位 信息數據流。本發明實施例中，n組信息數據流在分組與轉換係數運算過程中，不需當拍反饋中 間結果，各組計算過程獨立，組合邏輯級數減少降低了局部複雜度。另外，可以在每組組合 邏輯電路中的相同位置一組或多組插入寄存器，以實現流水設計，其能夠保證每組組合邏 輯電路的時鐘同步，保證電路時序的對齊，並且提高組合邏輯電路的工作時鐘頻率，以保證 在規定的時間完成CRC校驗碼運算。寄存器的插入位置具體可以在組合邏輯電路中的各個 運算環節實現。通過插入寄存器，減少兩級寄存器之間的組合邏輯級數，提高電路的工作 時鐘頻率，以提高性能。本實施例中提及的組合邏輯模塊或組合邏輯電路可以利用現場可 編程門陣列 FPGA (Field-Programmable Gate Array)或專用集成電路 ASIC (Application
8Specific Integrated Circuit)等硬體電路實現。通過上述矩陣變換以及CRC計算原理的推導可知，在計算超位寬數據的CRC校驗 碼時，可將連續數據分割為較小的數據單位，並行計算處理後，與反饋矩陣運算生成CRC校 驗碼，有效降低了電路實現複雜度，且可實現高速電路運行。下面將對本發明實施例在實際應用過程中的具體實現方式進行詳細的說明。應用實施例一以輸入數據位寬為256位的CRC校驗碼的計算，將當拍輸入的256位數據平均分 為4組為例，本發明應用實施例一的具體實施方式
如圖2所示，包括11、將輸入的256位數據平均分為4組，每64位數據一組；12、將所述4組數據分別輸入4個組合邏輯模塊，每個組合邏輯模塊對應一個運算
(i-l)mm ^/n 二^^
公式.p,H—「P, --,H-P,P],其中，i = 1、2、3、4 ；13、組合邏輯模塊將輸入的數據與對應的運算公式進行乘法運算，得到4個運算 結果，這四個運算結果分別對應上述推導公式中的(H192*X64*D64_0)、(H128*X64*D64_1)、 (H64*X64*D64_2)和(X64*D64_3)；圖2中示出的X64算子表示每組數據分別對應的算子(X64*D64_0)、 (X64*D64_1)、 (X64*D64_2)和(D64_3)；14、將4個運算模塊得到的運算結果進行異或運算，得到的異或運算結果即上述 推導公式中的(X256*D256)；15、將異或運算結果與輸入的反饋數據進行異或運算，最終得到輸入的256位數 據的CRC校驗碼，所述的反饋數據是前一拍輸入的256位數據的CRC校驗碼與H256的乘積；16、將所述生成的當拍輸入的256位數據的CRC校驗碼發送到反饋通道，以便與Hm 相乘後得到計算下一拍輸入的256位數據的CRC校驗碼的反饋數據。上述處理過程中，在步驟13中各個運算過程中可以插入寄存器，用來提高組合邏 輯模塊的工作時鐘頻率。通過在各組組合邏輯模塊相同的位置中插入寄存器，使得各組組 合邏輯模塊的時序對齊，保證電路的同步運行，而且減少兩級寄存器之間的組合邏輯級數， 以提高性能。本發明應用實施例一在硬體上具體可通過不同計算功能的現場可編程門陣列 FPGA或專用集成電路ASIC等硬體電路實現。上述本發明應用實施例一中，由於在進行CRC運算過程中，並行輸入、處理分組數 據，輸入的數據位寬減小，因此進一步加快了 CRC校驗碼的運算速度，進而提高了電路運行 速度。應用實施例二以輸入數據位寬m為256位的CRC24校驗碼的計算，將當拍輸入的256位數據平 均分為n = 4組為例，本發明實施例的具體實施方式
如圖3所示，包括21、將輸入的256位數據平均分為4組，每64位數據一組；22、將每組64位數據並行分別與X64算子相乘，得到4組24位數據；其中，X64算子與實施例一、附圖2中的X64算子相同，為每組數據分別對應的算 子(X64*D64_0)、(X64*D64_1)、(X64*D64_2)和(D64_3)；33、將得到的4組24位數據分別與H192、H126、H64、H°相乘，得到4組新的24位數
9據；24、將步驟23中得到的4組數據進行異或運算，得到一組24位數據；25、將步驟 24 中得到的 24 位數據(H192*X64*D64_0) + (H128*X64*D64_1) + (H64*X6 4*D64_2) + (X64*D64_3)與反饋數據進行異或運算，最終生成輸入的256位數據的CRC24 校驗碼，其中，所述的反饋數據是前一拍輸入的256位數據的CRC24校驗碼與H256的乘積 (H256*01dCRC)，初始的反饋數據為全零項；26、將所述生成的當拍輸入的256位數據的CRC24校驗碼發送到反饋通道，以便與 Hm相乘後得到計算下一拍輸入的256位數據的CRC24校驗碼的反饋數據。上述處理過程中，在步驟22、2324之間可以插入寄存器，用來提高組合邏輯模塊 的工作時鐘頻率。通過在各組組合邏輯模塊相同的位置中插入寄存器，可以保證各組組合 邏輯模塊的時序對齊，保證電路的同步運行，而且減少兩級寄存器之間的組合邏輯級數，提 高組合邏輯模塊的工作時鐘頻率，以提高性能。本發明應用實施例二在硬體上具體可通過不同計算功能的現場可編程門陣列 FPGA或專用集成電路ASIC等硬體電路實現。本發明應用實施例二提供的技術方案中，由於將超位寬數據拆分成若干組較小 位寬的數據，因此電路實現過程中組合邏輯級數較之現有技術的實現過程大幅降低；分組 進行與特定轉換系統的運算，降低了硬體實現難度，提高了處理速度；另外，由於分組進行 CRC校驗碼運算過程中，僅在最後一級進行反饋運算，因此可實現高速電路。經驗證，在 XC5V220T-C2器件上實現，整體設計可達到200MHz同步時鐘頻率，並實現40Gbps P0S幀的 線速CRC24運算，使得資源佔用更加合理。實現上述方法實施例的全部或部分步驟可以通過程序指令相關的硬體來完成，前 述的程序可以存儲於一計算機可讀取存儲介質中，該程序在執行時，執行包括上述方法實 施例的步驟；而前述的存儲介質包括R0M、RAM、磁碟或者光碟等各種可以存儲程序代碼的 介質。本發明實施例還提供一種通信裝置，用於進行數據處理，其結構如圖4所示，具體 實現結構可以包括數據分組模塊401，用於將接收的m位信息數據流平均分為n組，例如 128位、256位、512位輸入數據等等；n為大於1的正整數；第一數據處理模塊402，用於將所述數據分組模塊401輸出的每組信息數據流並 行輸入，對每組信息數據流根據對應的轉換係數進行轉換，並對獲得的n組轉換結果進行 異或處理；第二數據處理模塊403，用於將第一數據處理模塊402獲得的異或處理結果與反 饋數據進行異或，獲得所述m位信息數據流的循環冗餘編碼CRC校驗碼；數據發送模塊404，用於將獲得的CRC校驗碼附加在所述m位信息數據流後，發送出去。所述每組信息數據流對應的轉換係數是根據CRC算子向量和分組的數據位寬m/n 確定轉換係數確定的，該轉換係數為『守.⑥.p,Hni-2 .p,...,H.p,p、,其中，h為矩
10陣，且
p為預先規定的r維CRC算子向量，i表示第i組數
據，且 i = (1，2, 3,…n)。所述反饋數據是前一個時鐘周期的m位信息數據流的CRC校驗碼與Hm的乘積。本發明實施例提供的裝置還包括反饋數據輸出模塊405，用於獲取第二數據處理 模塊403生成的m位信息數據流的CRC校驗碼，將所述CRC校驗碼與If相乘得到的數據輸 出作為下一個時鐘周期的CRC校驗碼的反饋數據。上述本發明實施例提供的裝置中，所述的第一數據處理模塊402和第二數據處理 模塊403具體可以通過組合邏輯電路實現，例如，所述第一數據處理模塊402可以由若干個 不同計算功能的組合邏輯組成，以便對輸入數據進行相應的計算。本發明實施例中，所述第 一數據處理模塊402還包括寄存器模塊，用來提高組合邏輯模塊的工作時鐘頻率。該寄存 器模塊具體設置在第一數據處理模塊402中各個計算功能的組合邏輯之間。通過插入寄存 器，保證電路時序的對齊，實現電路同步，減少兩級寄存器之間的組合邏輯級數，提高電路 的工作時鐘頻率，以提高性能。上述本發明實施例提供的裝置中，所述第一數據處理模塊402包括n個數據處理 子模塊，所述n個數據處理子模塊分別對輸入的n組m/n位數據進行計算，即每個數據處理
(i~\)-mni ,m 、
子模塊對應一個運算公式.[^T1 醜.戶，…，醜^],分別將n組數據輸入對應的
n個運算模塊進行計算，得到n個運算結果。圖5所示的是所述第一數據處理模塊402的一 個具體實現結構，其中包括n個數據處理子模塊，在所述n個數據處理子模塊中相同的位置 處通過插入寄存器保證電路時序的對齊，實現電路同步，減少兩級寄存器之間的組合邏輯 級數，提高電路的工作時鐘頻率，以提高性能。本發明實施例提供的裝置典型的可以是路由器，路由器高速接口上的數據處理 卡；也可以是光網絡中的光線路終端0LT或光線路單元0NU/光線路終端0NT ；還可以是進 行高速數據傳送的其他網絡設備。本發明實施例提供的生成CRC校驗碼的裝置中，由於將超位寬數據拆分成若干組 較小位寬的數據，因此該裝置較之現有技術生成CRC校驗碼的速度更快；另外，由於分組進 行CRC校驗碼運算過程中，僅在最後一級進行反饋運算，因此可實現高速電路中生成CRC校 驗碼。經驗證，在XC5V220T-C2器件上實現，整體設計可達到200MHz同步時鐘頻率，並實現 40Gbps P0S幀的線速CRC24運算，使得資源佔用更加合理。因此本實施例揭示的裝置能夠 節約裝置內部的硬體資源，實現數據高速率傳送，降低成本。本發明實施例還提供一種通信系統，用於進行數據處理，該系統包含以上裝置實 施例中揭示的裝置，在該通信系統中實現10G以上，如40G/100G的數據處理速率。附圖6所示為一個路由器組成的通信系統實施例該通信系統包括至少兩個相 互通信的路由器(圖6所示的601 606)，路由器之間進行高速數據傳送，數據速率為10Gbit/s以上，如40G/100G。該路由器具體參考以上裝置實施例的說明。如圖7所示為一個無源光網絡的系統實施例，該通信系統為典型無源光網絡P0N 連接，光線路終端0LT通過光分配網絡0DN與至少兩個光線路單元0NU/光線路終端0NT相 連。其中，所述的0LT、0NU/0NT為以上裝置實施例所揭示的裝置。以上所述，僅為本發明較佳的具體實施方式
，但本發明的保護範圍並不局限於此， 任何熟悉本技術領域的技術人員在本發明揭露的技術範圍內，可輕易想到的變化或替換， 都應涵蓋在本發明的保護範圍之內。因此，本發明的保護範圍應該以權利要求的保護範圍 為準。
權利要求
一種數據處理的方法，其特徵在於，包括將接收到的m位信息數據流平均分為n組；將每組信息數據流並行輸入對應的n組組合邏輯電路，利用所述組合邏輯電路對每組信息數據流根據對應的轉換係數進行轉換；對獲得的n組轉換結果進行異或處理；將獲得的異或處理結果與反饋數據進行異或，獲得所述m位信息數據流的循環冗餘編碼CRC校驗碼；將獲得的CRC校驗碼附加在所述m位信息數據流後，發送出去。
2.根據權利要求1所述的方法，其特徵在於，根據CRC算子向量和 分組後信息數據流的位寬m/n確定每組信息數據流對應的轉換係數，為其中，H為矩陣，且 P為預先規定的r維CRC算子向量，i 表示第i組信息數據流。
3.根據權利要求2所述的方法，其特徵在於，所述反饋數據是上 息數據流的CRC校驗碼與Hm的乘積。
4.根據權利要求1 3任意一項所述的方法，其特徵在於，還包括在每組組合邏輯電路 中的相同位置一組或多組插入寄存器，以提高組合邏輯電路的工作時鐘頻率。
5.一種通信裝置，用於進行數據處理，其特徵在於，包括 數據分組模塊，用於將接收到的m位信息數據流平均分為n組；第一數據處理模塊，用於將所述數據分組模塊輸出的每組信息數據流並行輸入，對每 組信息數據流根據對應的轉換係數進行轉換，並對獲得的n組轉換結果進行異或處理；第二數據處理模塊，用於將第一數據處理模塊獲得的異或處理結果與反饋數據進行異 或，獲得所述m位信息數據流的循環冗餘編碼CRC校驗碼；數據發送模塊，用於將獲得的CRC校驗碼附加在所述m位信息數據流後，發送出去。
6.根據權利要求5所述的通信裝置，其特徵在於，所述每組信息數據流對應 的轉換係數是根據CRC算子向量和分組的數據位寬m/n確定的，且該轉換係數為其中，H為矩陣，且 為預先規定的r維CRC算子向量，i表示第i組信息數據流，且i = (1，2，3，. . . n)。
7.根據權利要求6所述的通信裝置，其特徵在於，所述反饋數據是前一個時鐘周期的m 位信息數據流的CRC校驗碼與Hm的乘積。
8.根據權利要求5所述的通信裝置，其特徵在於，該裝置還包括反饋數據輸出模塊，用 於獲取第二數據處理模塊生成的m位信息數據流的CRC校驗碼，將所述CRC校驗碼與If相 乘得到的數據作為下一個時鐘周期的CRC校驗碼的反饋數據。
9.根據權利要求5 8任意一項所述的通信裝置，其特徵在於，所述第一數據處理模塊 中還包括寄存器，用於實現流水線設計，以提高第一數據處理模塊的工作時鐘頻率。
10.根據權利要求9所述的通信裝置，其特徵在於，所述裝置為路由器。
11.根據權利要求9所述的通信裝置，其特徵在於，所述裝置為光線路終端0LT，或光線 路單元0NU，或光線路終端0NT。
12.一種通信系統，用於進行數據處理，其特徵在於，包括至少兩個相互連接的路由器，所述路由器為如權利要求5 9所述的通信裝置。
13.—種通信系統，用於進行數據處理，其特徵在於，包括光線路終端0LT，光分配網絡0DN，和光線路單元0NU/光線路終端0NT，其中，所述0LT 通過0DN與至少兩個0NU/0NT相連；所述OLT、0NU/0NT為如權利要求5 9所述的通信裝置。
全文摘要
一種數據處理的方法，具體包括將接收到的m位信息數據流平均分為n組；將每組信息數據流並行輸入對應的n組組合邏輯電路，利用所述組合邏輯電路對每組信息數據流根據對應的轉換係數進行轉換；對獲得的n組轉換結果進行異或處理；將獲得的異或處理結果與反饋數據進行異或，獲得所述m位信息數據流的CRC校驗碼；將獲得的CRC校驗碼附加在所述m位信息數據流後，發送出去。本發明實施例還提供了一種通信裝置和系統，用於進行數據處理。由於將較大輸入數據均分為若干組數據，且僅在最後一級運算過程中進行反饋運算，因此大幅降低了CRC校驗碼生成過程中的組合邏輯級數，提高了生成CRC校驗碼的速度，使得電路可以在高速情形下實現。
文檔編號H04L1/00GK101854222SQ20091008105
公開日2010年10月6日 申請日期2009年3月31日 優先權日2009年3月31日
發明者張恆, 張晉, 陳武茂 申請人:華為技術有限公司