用於柵極邊緣二極體洩漏電流減少的袋狀反向摻雜的製作方法

2023-06-04 16:25:01

用於柵極邊緣二極體洩漏電流減少的袋狀反向摻雜的製作方法
【專利摘要】本發明公開一種用於柵極邊緣二極體洩漏電流減少的袋狀反向摻雜，及一種製造金屬氧化物半導體（MOS）電晶體的方法（300）。該方法包括提供具有摻雜第二摻雜劑類型的襯底表面的襯底和在襯底表面上的柵極堆疊，以及在襯底表面上形成掩模圖案，該掩模圖案暴露用於離子注入的襯底表面的部分。第一袋狀注入（305）通過在襯底表面上的掩模圖案使用第二摻雜劑類型。至少一個倒摻雜柵極邊緣二極體洩漏電流（GDL）減少袋狀注入（306）通過在襯底表面上的掩模圖案使用第一摻雜劑類型。退火第一袋狀注入劑和倒摻雜GDL減少袋狀注入劑。在退火之後，第一袋狀注入劑提供第一袋狀區域而倒摻雜GDL減少袋狀注入劑提供在第一袋狀區域上方的重疊，以形成第一袋狀區域內的第一反向摻雜袋狀部分。
【專利說明】用於柵極邊緣二極體洩漏電流減少的袋狀反向摻雜
[0001]相關申請的交叉參考
[0002]本申請要求2012年7月17日提出申請的標題為「SELF-ALIGNED GATE-EDGE DIODELEAKAGE REDUCTION MPLANT」的臨時申請序列號為61/672，510的權益，其整個內容以參考方式包括進本發明。
【技術領域】
[0003]公開的實施例涉及半導體製造，更特別地，涉及金屬氧化物半導體(MOS)電晶體的柵極邊緣二極體洩漏電流減少的袋狀(或光暈(halo))注入和袋狀區域。
【背景技術】
[0004]對於高性能互補金屬氧化物半導體(CMOS)電晶體，可以使用溝道剖面和源極/漏極延伸(輕摻雜漏極(LDD))工程。特別是對於低洩漏電流(例如，超低洩漏電流(ULL))高電壓閾值(HVT)MOS電晶體，導致關閉狀態電流洩漏電流的降低帶帶隧穿(B2B)柵極邊緣二極體洩漏電流(GDL)是一個挑戰。利用柵極堆疊自對準地注入在LDD周圍的自對準袋狀(或光暈)可以改進GDL，其中更高角度袋狀注入劑導致更低的GDL。然而，因為通過伸出掩蔽光刻膠和/或相鄰柵極電極(例如，多晶矽柵極)阻塞，典型的袋狀注入角限制為大約20度到30度。

【發明內容】

[0005]公開的實施例描述製造金屬氧化物半導體(MSO)電晶體和電晶體上的集成電路(IC)的方法，包括利用相同掩膜圖案利用兩個或多個自對準袋狀注入劑的製造方法。第二摻雜劑類型(例如，對於NMOS而言是硼(B))的第一袋狀注入劑提供第一袋狀區域，和第二袋狀注入劑通過利用第一摻雜劑類型(例如，對於NMOS而言是砷(As)或銻(Sb))注入提供反向摻雜，其部分地重疊第一袋狀區域，產生較低淨摻雜和較低電(E)場的區域。較低淨摻雜和較低E場的區域足夠接近源極和漏極延伸(LDD)區域與較低柵極邊緣洩漏電流(GDL)的源極/漏極(S/D)連接，而不會伸入MOS電晶體的溝道區域，因此不會明顯影響MOS電晶體的閾值電壓(Vt)或亞閾值洩漏電流。公開的額外袋狀注入劑因此在本文中稱為形成倒摻雜GDL減少區域的「自對準GDL減少袋狀注入劑」或「GDL減少袋狀注入劑」。
【專利附圖】

【附圖說明】
[0006]附圖並不一定按比例繪製，在附圖中:
[0007]圖1A是示出根據實例實施例的在利用包括兩個或多個自對準GDL減少袋狀注入劑的製造方法摻雜和退火之後NMOS電晶體的一部分集成電路(IC)的剖視圖。
[0008]圖1B示出在完成製造之後作為沿著溝道方向的水平切片的實例NMOS電晶體的距離的函數的模擬淨摻雜分布，和圖1C是在完成製造之後作為沿著NLDD下方的垂直切片的距離函數的模擬淨摻雜分布。[0009]圖2是示出根據實例實施例的在利用包括雙倒摻雜GDL減少袋狀注入劑的製造方法摻雜和退火之後NMOS電晶體的一部分集成電路(IC)的剖視圖。
[0010]圖3是根據實例實施例的示出利用相同掩膜圖案形成包括兩個或多個自對準GDL減少袋狀注入劑的MOS電晶體的實例方法中的步驟的流程圖。
[0011]圖4A示出來自與在圖1A中所示NMOS電晶體相似的實例NMOS電晶體的模擬關閉狀態源極洩漏電流(ISwf)與離子(Ids)的結果，和來自根據無第一倒摻雜GDL減少袋狀注入劑的基線過程的NMOS電晶體的結果。
[0012]圖4B示出相對於圖4A描述的實例匪OS電晶體和基本NMOS電晶體的模擬關閉狀態洩漏電流(下面三個曲線是源極洩漏電流IStjff，和上面三個曲線是漏極洩漏電流IDwf)和硼第一袋狀注入劑量的結果。
【具體實施方式】
[0013]參考附圖描述實例實施例，其中相似參考數字用於指定相似或等效元件。行為或事件的所示順序不應當認為是限制性的，因為某些行為或事件可以按照不同的順序和/或與其他行為或事件同時發生。而且，某些所示行為或事件不需要實施根據本公開的方法。
[0014]圖1A是根據實例實施例的在利用包括兩個或多個自對準GDL減少袋狀注入劑的製造方法完成摻雜和退火之後示為NMOS電晶體110 (NM0S110)的包括MOS電晶體的一部分集成電路(IC)IOO的剖視圖。儘管示出NMOSl 10，但是公開的MOS電晶體也可以是PM0S，和在CMOS IC上或在BiCMOS IC上的公開的NMOS和PMOS電晶體。IC100包含具有襯底表面102的襯底101，其可以是單晶矽襯底摻雜η型。然而，襯底101可以是摻雜P型，或可以是在單晶矽襯底上的外延(例如，矽)層。
[0015]所示NMOSl 10形成在注入和/或擴散到襯底表面102中的P勢阱111(ρ型NMOSl 10被稱為第二摻雜類型)。包含具有柵極電極104的柵極介電層103的柵極堆疊在P勢阱111的頂面上。NMOSl 10還包括N+摻雜(η型NMOSl 10可以被稱為第一摻雜類型)源極105和N+摻雜漏極106。
[0016]柵極介電層103可以包含二氧化矽、氮摻雜二氧化矽、矽氮氧化物、二氧化鉿、二氧化矽和氮化矽的層、或其他電絕緣材料，例如I到3納米厚。柵極電極104可以包含多晶矽摻雜η型(或摻雜P型PM0S)，其頂部上形成矽化物，或用於替換金屬柵極實施例的諸如鈦、鎢、TiN、鉭、或TaN的金屬或金屬化合物。此外，NM0S110的柵極堆疊104、103的側壁上具有間隔件107a和107b。LDD延伸包括源極延伸(LDD)108、和漏極延伸(LDD)109，兩者都是摻雜η型NMOS。
[0017]所示NMOSl 10由襯底表面102內形成的淺溝槽隔離結構(STI) 115電絕緣包括在IC100上的其他有源器件的其他器件130。然而，可以使用任何傳統的隔離結構，例如場氧化區域(還被稱為矽的局部氧化(LOCOS)區域)或注入隔離區域。
[0018]NM0S110包括P型摻雜劑的第一袋狀分布，其提供所示延伸到在柵極介電層103下方的P勢阱111的表面的傳統第一袋狀區域121。NMOSl 10還包括提供倒摻雜⑶L減少袋狀區域122的η型摻雜劑的至少一個倒摻雜GDL減少部分。倒摻雜GDL減少袋狀區域122包括與第一袋狀區域121重疊，形成示為P反向摻雜袋狀區域123和η反向摻雜袋狀區域124的第一反向摻雜袋狀區域。所示N反向摻雜袋狀區域124為反向摻雜劑類型，其中η型摻雜劑類型的濃度超過由第一袋狀區域121和P勢阱111提供的P型摻雜劑濃度。N反向摻雜袋狀區域124提供一個側面和P反向摻雜袋狀區域123和圖1A中所示掩埋的n/p區
域的另一面。
[0019]倒摻雜GDL減少袋狀區域122可以產生下方淨摻雜的局部區域和下方E場，因而降低在LDD108U09、和N+S/D接合附近的地下帶到帶隧穿，導致⑶L大幅度減少。此外，掩埋的n/p區域局部化在LDD和S/D接合下方，不會侵入NMOSl 10的溝道區域，最小化對NMOSl 10的Vt和亞閾值(源極)洩漏電流產生的影響。由於最小化的Vt影響，儘管降低是GLD、柵極洩漏電流、和源極洩漏電流的總和的NMOSl 10的總洩漏電流，但是維持NMOSl 10的接通狀態性能。
[0020]關於以下更詳細地描述的製造方法，形成NMOSl 10的倒摻雜⑶L減少袋狀區域122的N型摻雜劑(例如，As或Sb)可以朝著任意角度注入，例如與用於形成第一袋狀區域121的袋狀注入劑相比較相同或更小的角度。N型摻雜劑的倒摻雜注入可以與袋狀注入劑共享相同的LDD掩模，還可以自對準柵極堆疊104、103的柵極邊緣。在袋狀注入之前或之後可以形成偏置間隔件。在無倒摻雜GDL減少袋狀區域122的情況下，可以調節形成第一袋狀區域121的P型袋狀劑量(通常稍微高的劑量)，從而提供獲得的Vt相同的VU
[0021]圖1B示出作為實例NMOS電晶體沿著在襯底表面102下方20nm的溝道方向的水平切片的距離的函數的模擬淨摻雜分布，和圖1C是作為距離函數的從柵極邊緣沿著在NLDD下方15nm的垂直切片的模擬淨摻雜分布。這些模擬式在完成擴散摻雜劑導致如圖1A中所示的NMOSl 10的第一袋狀區域121和倒摻雜⑶L減少袋狀區域122的製造和相關聯的退火步驟之後獲得的計算機輔助技術(TCAD)模擬。與源自利用單個袋狀注入的基線過程的接合相比較，這些模擬證據產生源自增加公開的自對準⑶L減少袋狀注入劑形成倒摻雜⑶L減少袋狀區域122的更加緩變的LDD和S/D接合。如上所述，所示緩變接合降低GDL電流，可以獲得緩變接合同時維持相同的閾值電壓Vt。
[0022]圖2是示出根據實例實施例的在利用包括雙倒摻雜GDL減少袋狀注入劑的製造方法完成摻雜和退火之後示為NM0S210的MOS電晶體的一部分IC200的剖視圖。NM0S210包括如圖1A中所示的倒摻雜GDL減少袋狀區域122和第二 GDL減少袋狀區域227，每個區域包括η型摻雜劑，例如通過注入As和/或Sb提供的。所示第二⑶L減少袋狀區域227在第一袋狀區域121下方延伸。
[0023]一個GDL減少袋狀注入劑可以朝著類似於用於形成第一袋狀區域121的角度的角度來執行，和形成第二 GDL減少袋狀區域227的另一個GDL減少袋狀注入劑可以在更小角度和更高能量處執行。如上所述，公開的倒摻雜⑶L減少區域在NMOS的LDD108U09、和N+S105/D106接合處產生下方淨摻雜和下方E場的局部區域，並且倒摻雜不會伸入電晶體的溝道中，不會顯著地最小化對Vt和亞閾值(源極)洩漏電流的影響。降低在LDD和S/D接合處的E場導致GDL和總電晶體洩漏電流減少，因此降低IC的備用功率消耗。可以調節用於形成NMOS的第一袋狀區域121的P型袋狀劑量(通常稍高劑量)，從而與在無倒摻雜GDL減少袋狀區域的情況下獲得的Vt相同的Vt，例如NMOS的倒摻雜GDL減少袋狀區域122和227。
[0024]圖3是示出根據實例實施例的利用相同掩模圖案形成包括兩個或多個自對準袋狀注入劑的MOS電晶體的實例方法300中的步驟的流程圖。步驟301包含形成柵極電介質。柵極介電層103，例如二氧化矽、氮氧化物、氮化矽、鈦酸鍶鋇(BST)、鋯鈦酸鉛(PZT)、矽酸鹽、任何其他高k材料、或其堆疊的任意組合，形成在具有襯底表面102的襯底101上(或形成在襯底表面中的可選勢阱)。
[0025]步驟302包含形成柵極電極104，例如由多晶矽摻雜p型PMOS和η型NMOS構成，可選的矽化物形成在頂部，或諸如鈦、鋁、鎢、TiN、TiAIN、鉭、或TaN的金屬或金屬化合物形成在柵極介電層103上。步驟303包含在柵極側壁上形成偏置間隔件107a，例如由氧化物、氮化物、氮氧化物或其組合或堆疊構成，因而產生鄰近柵極堆疊104的偏置間距。
[0026]步驟304包含形成LDD108U09。該步驟的排序僅僅是實例，因為LDD108U09可以在方法300之前或其之後產生。在將諸如砷(As)的摻雜劑注入襯底表面102或勢阱(例如，在圖1A和圖2中的P講111)形成LDD108、109。存在偏置間隔件107a產生在LDD108、109和柵極堆疊104、103之間的間隔。
[0027]現在形成袋狀摻雜劑的區域。步驟305包含利用掩模圖案的第一袋狀注入劑，在包括在完成方法300中的退火步驟之後，提供第一袋狀區域121。該注入自對準柵極堆疊的邊緣(柵極邊緣)。舉例來說，對於NMOS而言，用於形成第一袋狀區域121的第一袋狀注入劑劑量可以是硼，而對於OMOS而言可以是磷，對於硼而言在I到15KeV的能級處或對於其他種類而言的能級在1.5xl013atoms/cm2到6xl013atoms/cm2的範圍內，從而獲得與在I到15KeV處注入硼時相同的投影射程。第一袋狀注入劑相對於襯底表面102的法線的角度一般是10度到30度。如上所述，在無以下所述的步驟306中的倒摻雜GDL減少袋狀離子注入的情況下，調節第一袋狀注入劑(通過稍高劑量)，獲取源自傳統的單個袋狀劑量的Vt相同的Vt。
[0028]步驟306包含利用與第一袋狀注入劑相同的掩模圖案的第一倒摻雜GDL減少袋狀注入劑，在完成方法300之後成為倒摻雜⑶L減少袋狀區域122，包括NMOS的η型摻雜劑，例如通過注入As或Sb提供的。該注入還自對準柵極堆疊的邊緣(柵極邊緣)。舉例來說，對於NMOS而言，第一倒摻雜⑶L減少袋狀注入劑可以是As或Sb，或對於PMOS而言可以是銦(In),在As的15keV到120keV的能級或對於其他種類而言的能級處在2xl013atoms/cm2到8xl013atoms/cm2的劑量範圍內，從而獲取與在15keV到120keV利用As的相同投影射程。倒摻雜GDL減少袋狀注入劑相對於襯底102的法線的角度一般是O度到30度，和可以與用於第一袋狀注入劑(步驟305)相同或相似的角度(例如，在±10度內)。
[0029]利用與在完成方法300之後形成的第一袋狀注入劑和第二倒摻雜GDL減少袋狀注入劑相同的掩模圖案的可選第二倒摻雜GDL減少袋狀注入劑成為倒摻雜GDL減少袋狀區域227。與第一倒摻雜⑶L減少袋狀注入劑一樣，對於NMOS的第二倒摻雜⑶L減少袋狀注入齊[J，通過注入As或Sb或對於PMOS通過注入In可以提供η型摻雜劑。該注入還自對準柵極堆疊的邊緣(柵極邊緣)。第二倒摻雜GDL減少袋狀注入劑一般設計為在設計用於第一袋狀補償注入的能量/劑量範圍的不同部分中，第二倒摻雜GDL減少袋狀注入劑的能量選擇為一般提供與第一倒摻雜GDL減少袋狀注入劑的投影射程相比較更深的投影射程。
[0030]舉例來說，對於第二倒摻雜GDL減少袋狀注入劑而言，劑量可以處於在NMOS情況中As的70keV到140keV的能量或其他種類(對於NMOS是Sb或對於PMOS是In)能量的處在2xl013atoms/cm2到8xl013atoms/cm2的劑量範圍內，從而獲得與As在70keV到140keV處的投影射程相同的投影射程。與第一袋狀注入劑和第一倒摻雜GDL減小袋狀注入劑的角度相比較，第二倒摻雜GDL減少袋狀注入劑相對於襯底表面102的角度一般更小，例如在一個特定實施例中分別是15度、20度和20度。
[0031]該方法可以進一步包含利用與袋狀注入劑相同的掩模圖案注入氟、氮、和碳「共同注入」中的至少一個。Si或Ge還可以用作共同注入種類。共同注入劑量(例如，氟)可以在5xl013atoms/cm2到lxl015atoms/cm2的範圍內。然而，一般可以使用任何共同注入電平。選擇共同注入能量將共同注入種類注入大約與袋狀摻雜劑相同的深度。共同注入可以進行到步驟305和步驟306。注意到，步驟305和306的排序是通過示例，因為袋狀注入劑可以在該過程之前或之後產生。
[0032]步驟307是形成源極/漏極間隔件，如圖1A中所示的間隔件107b。源極/漏極間隔件107b可以包含氧化物/氮化物堆疊，但是可選地可以包含氧化物、氮化物、氮氧化物、或任何合適的材料。存在的源極/漏極間隔件107b用作產生在源極/漏極延伸區域和源極或漏極區域之間的間隔，例如NMOS的LDD108、109和N+源極105或N+漏極106。
[0033]步驟308是形成源極和漏極，例如，NMOS的N+源極105和N+漏極106。對於NM0S，諸如As和/或磷的摻雜劑注入在源極區域和漏極區域的襯底表面102。存在的源極/漏極間隔件107b產生在LDD108、109和N+源極與漏極105，106之間的合適間隔。注入氮、和/或碳和/或氟的共同注入體可以和源極/漏極摻雜劑注入。
[0034]以下是退火步驟。退火提供足夠引起激活和擴散在源極、漏極、LDD、和袋狀區域(對於NMOS而言，是121、122、和227)中的摻雜劑的高溫熱過程條件。結果是，對於是相對於LDD108、109接合的第一袋狀區域121和在接近柵極介電層103的溝道區域中的NM0S，存在袋狀摻雜劑的期望濃度分布剖面圖，和倒摻雜GDL減少袋狀區域122的期望濃度分布剖面圖(可選地還包括⑶L減少袋狀區域227)，從而降低在LDD108、109和N+S105/D106接合處的E場，因此降低MOS電晶體的⑶L和總洩漏電流。製造過程一般通過包括多層金屬化和鈍化的傳統傳輸線後端(BEOL)處理繼續進行，直到完成IC的最終結構。
[0035]實例
[0036]公開的實施例進一步由以下具體實例示出，不應當解釋為以任何方式限制本公開的保護範圍或內容。
[0037]圖4A示出與圖1A中NM0S110相似的實例NMOS電晶體的模擬關閉狀態源極洩漏電流(ISwf)和離子(Ids)的結果，其中第一倒摻雜GDL減少袋狀注入劑是在30度傾斜處在25keV處3xl013cm_2的As注入,和在無As第一倒摻雜⑶L減少袋狀注入劑的情況下來自基線(BL，控制)過程的NMOS電晶體的結果。所有器件接收硼第一袋狀注入劑(5.6xl013cm-2的劑量，IOkeV的能量，在30度的角度處)。對於所有器件，NLDD注入是在2keV能量處的8xl014Cm_2的劑量。對於與基線NMOS電晶體相比較，可以看到實例NMOS電晶體的ISOff中大約3%的提聞。
[0038]圖4B示出所述的實例NMOS電晶體和以上相對於圖4A描述的基線NMOS電晶體的模擬關閉狀態洩漏電流(下方三個曲線是源極洩漏電流IStjff,上方三個曲線是漏極洩漏電流IDwf)和硼第一袋狀注入劑劑量的結果。實例NMOS器件具有在3X1013cm_2的劑量、15、20、和25keV (對應於三個曲線，所示最高能量情況生成最低IDwf)的能量、以及在30度傾斜的As第一倒摻雜⑶L減少袋狀注入劑。可以看到，對於實例NMOS電晶體，⑶L (IDwf-1Swf)降低高達在更高袋狀劑量的0.6。[0039]公開的實施例可以集成到多種過程流，形成多種不同的半導體集成電路(IC)器件和相關產品。配件可以包含單個半導體壓模或多個半導體壓模，例如包含多個堆疊的半導體壓模的PoP結構。可以使用多種封裝襯底。半導體壓模可以包括其上的多種元件和/或層，包括阻擋層、介電層、器件結構、包括源極區域與漏極區域的有源元件和無源元件、位線、發射器、採集器、導電線、導電通孔等等。而且，半導體壓模可以根據多種處理形成，包括雙極性、CMOS、Bi CMOS、和 MEMS。
[0040]本領域的技術人員將理解，在要求的本發明的保護範圍內，許多其他實施例和實施例的變體是可以的，和在不偏離本公開的保護範圍的情況下，可以對所述實施例作出進一步的增加、刪除、替換、和改進。
【權利要求】
1.一種製造金屬氧化物半導體，即MOS，電晶體的方法，所述方法包含: 提供具有摻雜第二摻雜劑類型的襯底表面的襯底，在所述襯底表面上方的柵極堆疊，和在所述襯底表面上的掩模圖案，其中所述掩模圖案和所述柵極堆疊暴露用於離子注入的所述襯底表面的部分； 通過所述襯底表面上的所述掩模圖案使用所述第二摻雜劑類型注入第一袋狀注入劑，通過所述襯底表面上的所述掩模圖案使用第一摻雜劑類型注入至少一種倒摻雜柵極邊緣二極體洩漏電流，即⑶L，減少袋狀注入劑，和 退火所述第一袋狀注入劑和所述倒摻雜GDL減少袋狀注入劑， 其中在所述退火之後，所述第一袋狀注入劑提供第一袋狀區域而所述倒摻雜GDL減少袋狀注入劑提供所述第一袋狀區域上方的重疊，以形成在所述第一袋狀區域內的第一反向摻雜袋狀部分。
2.根據權利要求1所述的方法，進一步包含: 在所述襯底表面中形成均由所述第一摻雜劑類型摻雜的源極/漏極區域和所述源極/漏極區域的輕摻雜漏極，即LDD，延伸。
3.根據權利要求2所述的方法，其中所述LDD延伸是利用所述掩模圖案形成的。
4.根據權利要求1所述的方法，其中所述第一反向摻雜的袋狀部分包括類型反轉區域，其中所述第一摻雜劑的濃度超過所述第二摻雜劑類型的濃度。
5.根據權利要求1所述的方法，其中所述倒摻雜GDL減少袋狀注入是在小於或等於所述第一袋狀注入使用的相對於法線的角度的相對於所述襯底表面的所述法線的角度執行的。
6.根據權利要求1所述的方法，其中所述MOS電晶體是NMOS電晶體並且所述倒摻雜GDL減少袋狀注入劑的摻雜劑種類是砷或銻。
7.根據權利要求1所述的方法，其中所述MOS電晶體是PMOS電晶體並且所述倒摻雜GDL減少袋狀注入劑的摻雜劑種類是銦。
8.根據權利要求1所述的方法，進一步包含利用所述掩模圖案注入第二倒摻雜GDL減少袋狀注入劑，從而形成在所述第一袋狀區域內的第二反向摻雜的袋狀部分。
9.根據權利要求8所述的方法，其中所述第二倒摻雜GDL減少袋狀注入是在相對於所述襯底表面的法線的較小角度並以與所述第一倒摻雜GDL減少袋狀注入相比較更高能量執行的。
10.根據權利要求1所述的方法，進一步包含利用所述掩模圖案注入氟、氮、和碳中的至少一種。
11.一種金屬氧化物半導體，即M0S，電晶體，包含: 摻雜第二摻雜劑類型的襯底表面的襯底； 摻雜第一摻雜劑類型的在所述襯底表面中形成的源極/漏極區域和所述源極/漏極區域的輕摻雜漏極，即LDD，延伸； 在所述襯底表面上方的柵極堆疊； 提供第一袋狀區域的所述第二摻雜劑類型的第一袋狀分布，和提供倒摻雜柵極邊緣二極體洩漏電流，即GDL，減少區域的所述第一摻雜劑類型的至少一個倒摻雜GDL減小分布，其中所述倒摻雜GDL減少區域包括與所述第一袋狀區域的重疊，從而形成在所述第一袋狀區域內的第一反向摻雜的袋狀部分。
12.根據權利要求11所述的MOS電晶體，其中所述第一反向摻雜的袋狀部分包括類型反轉區域，其中所述第一摻雜劑的濃度超過所述第二摻雜劑類型的濃度。
13.根據權利要求11所述的MOS電晶體，其中所述MOS電晶體是NMOS電晶體並且所述倒摻雜GDL減少區域的摻雜劑種類是砷或銻。
14.根據權利要求11所述的MOS電晶體，其中所述MOS電晶體是PMOS電晶體並且所述倒摻雜GDL減少區域的摻雜劑種類是銦。
15.根據權利要求12所述的MOS電晶體，其中所述倒摻雜GDL減少區域進一步包含在所述第一袋狀區域下方延伸的第二反向摻雜袋狀部分。
16.一種集成電路,即1C，所述集成電路包含: 摻雜第二摻雜劑類型的襯底表面的襯底； 形成在所述襯底表面中的至少一個金屬氧化物半導體，即M0S，電晶體，包括: 摻雜第一摻雜劑類型的在所述襯底表面中形成的源極/漏極區域和所述源極/漏極區域的輕摻雜漏極，即LDD，延伸， 在所述襯底表面上的柵極堆疊； 提供第一袋狀區域的所述第二摻雜劑類型的第一袋狀分布，和 提供倒摻雜柵極邊緣二極體洩漏電流，即GDL，減少區域的所述第一摻雜劑類型的至少一個倒摻雜GDL減小分布， 其中所述倒摻雜GDL減少區域包括與所述第一袋狀區域的重疊，從而形成在所述第一袋狀區域內的第一反向摻雜袋狀部分。
17.根據權利要求16所述的1C，其中所述第一反向摻雜的袋狀部分包括類型反轉區域，其中所述第一摻雜劑的濃度超過所述第二摻雜劑類型的濃度。
18.根據權利要求16所述的1C，其中所述MOS電晶體是NMOS電晶體並且所述倒摻雜GDL減少區域的摻雜劑種類是砷或銻。
19.根據權利要求16所述的1C，其中所述MOS電晶體是PMOS電晶體並且所述倒摻雜GDL減少區域的摻雜劑種類是銦。
20.根據權利要求16所述的1C，其中所述倒摻雜GDL減少區域進一步包含在所述第一袋狀區域下方延伸的第二反向摻雜袋狀部分。
【文檔編號】H01L29/08GK103545218SQ201310301225
【公開日】2014年1月29日 申請日期:2013年7月17日 優先權日:2012年7月17日
【發明者】M·楠達庫瑪, B·霍爾農, T·J·小博德倫, A·查特吉 申請人:德克薩斯儀器股份有限公司