小數分頻系統的製作方法

2023-06-04 17:16:11

專利名稱：小數分頻系統的製作方法
技術領域：
本發明涉及分頻領域，特別是涉及一種小數分頻系統。
背景技術：
音頻系統需要一個可靠精確的系統時鐘以達到期望的性能指標，同時音頻系統也必須支持48KHz，44.1KHz等基本採樣率。在一些應用中，系統時鐘可以由外部輸入，但大多數情況下，需要音頻系統自身來產生內部的系統時鐘。例如，若需要48KHz採樣率，則要求系統時鐘=48KHz/256=12.288MHz ;又例如，若需要44.1KHz採樣率，則要求系統時鐘=44.lKHz/256=l1.2896MHz。目前音頻系統多採用模擬電路來產生系統時鐘，採取模擬內插技術抑制小數分頻存在的相位噪聲，佔用晶片面積大、功耗大等缺點。為此，在公開號為CN-1642011的中國專利文獻中公開了一種時鐘的小數分頻方法，該方法按m分頻和m+1分頻間插的方式對待分頻的時鐘進行小數分頻，得到一個基本時鐘，並同時產生一個使能信號，再利用使能信號來整形所述基本時鐘，獲得所需頻率的時鐘信號。但是此方法相位差較大，無法滿足音頻系統的性能要求。此外，在公開號為CN-102394654A的中國專利文獻中提出了一種用於小數分頻的sigmal-delta調製器。該方法使用反饋濾波單元來減少噪聲落在低頻處的能量，但此方法在硬體開銷上比較大，同時實現較為複雜。

發明內容
鑑於以上所述現有技術的缺點，本發明的目的在於提供一種結構簡單、成本低且頻率解析度高的小數分頻系統。為實現上述目的及其他相關目的，本發明提供一種小數分頻系統，其至少包括:序列產生電路，基於預設的分頻比變化率及分頻比的小數部分來產生相應的數字序列；delta-sigma調製器，連接所述序列產生電路輸出端，基於所述數字序列來輸出包含2種控制信號的控制信號流；其中，在預定數量個待分頻的頻率信號的周期時間，輸出的2種控制信號的個數比基於分頻比的小數部分來確定；分頻比控制電路,連接所述delta-sigma調製器,基於所述控制信號流的當前控制信號由預定的各分頻比中確定一種作為當前分頻比；分頻器，連接所述分頻比控制電路，基於所確定的當前分頻比來對待分頻的頻率信號進行當前分頻。優選地，所述序列產生電路基於預定的分頻比變化率、分頻比的小數部分及預設的頻率偏差來產生相應的數字序列；更為優選地，所述序列產生電路包括鋸齒形序列產生電路或正弦形序列產生電路等。優選地，所述delta-sigma調製器為非線性採樣數據的閉環控制電路；更為優選地，所述delta-sigma調製器包括閉環式第一級積分電路、連接所述第一級積分電路的第二級積分電路以及量化器；更進一步地，所述第二級積分電路為閉環式電路。優選地，所述小數分頻系統用於音頻系統。如上所述，本發明的小數分頻系統，具有以下有益效果:結構簡單，成本低、頻率分
辨率高等。


圖1顯示為本發明的小數分頻系統示意圖。圖2a及2b顯示為本發明的小數分頻系統的序列產生電路輸出的數字序列示意圖。圖3顯示為本發明的小數分頻系統的delta-sigma調製器輸出的控制信號流示意圖。圖4顯示為本發明的小數分頻系統的delta-sigma調製器的一種優選結構示意圖。元件標號說明I 小數分頻系統11 序列產生電路12 delta-sigma 調製器13 分頻比控制電路14 分頻器
具體實施例方式以下由特定的具體實施例說明本發明的實施方式，熟悉此技術的人士可由本說明書所揭露的內容輕易地了解本發明的其他優點及功效。請參閱圖1至圖4。須知，本說明書所附圖式所繪示的結構、比例、大小等，均僅用以配合說明書所揭示的內容，以供熟悉此技術的人士了解與閱讀，並非用以限定本發明可實施的限定條件，故不具技術上的實質意義，任何結構的修飾、比例關係的改變或大小的調整，在不影響本發明所能產生的功效及所能達成的目的下，均應仍落在本發明所揭示的技術內容得能涵蓋的範圍內。同時，本說明書中所引用的如「上」、「下」、「左」、「右」、「中間」及「一」等的用語，亦僅為便於敘述的明了，而非用以限定本發明可實施的範圍，其相對關係的改變或調整，在無實質變更技術內容下，當亦視為本發明可實施的範疇。如圖所示，本發明提供一種小數分頻系統。該小數分頻系統I至少包括:序列產生電路11、delta-sigma調製器12、分頻比控制電路13、以及分頻器14。所述序列產生電路11基於預設的分頻比變化率及分頻比的小數部分來產生相應的數字序列。其中，所述分頻比變化率用於確定所產生的數字序列的周期，分頻比的小數部分用於確定所產生的數字序列的幅度。例如，若待分頻的頻率信號的頻率Fin=480MHz，所需要的頻率Fout=12.288MHz,則分頻比=480/12.288=39.0625=39+1/16。又例如，若待分頻的頻率信號的頻率Fin=480MHz，所需要的頻率Fout=Il.2896MHz，則分頻比=480/11.2896=42.517=42+76/147。優選地，若分頻比變化率Fc=6KHz，所述序列產生電路為產生鋸齒形數字序列的鋸齒形序列產生電路，則該鋸齒形序列產生電路所產生的數字序列如圖2a所示，其中，DCEN=-l+2*(分頻比的小數部分)。例如，若分頻比=480/12.288=39.0625=39+1/16，則 DCEN=-1+2/16 ;若分頻比=480/11.2896=42.517=42+76/147，則 DCEN=_l+2*76/147。更為優選地，考慮到實際電路的非理想性，所述序列產生電路11基於預定的分頻比變化率、分頻比的小數部分及預設的頻率偏差來產生相應的數字序列，以便獲得更為準確的分頻效果。其中，所述頻率偏差用於微調所產生的數字序列的幅度，其值基於實際電路調試的經驗值來確定，可通過配置寄存器來靈活修改。例如，若分頻比變化率Fc=6KHz，所述序列產生電路為產生鋸齒形數字序列的鋸齒形序列產生電路,則該鋸齒形序列產生電路所產生的數字序列如圖2b所示，其中，DSH是頻
率偏差百分比。需要說明的是，本領域技術人員應該理解，上述所述僅僅只是列示，而非對本發明的現限制，事實上，任何能基於預設的分頻比變化率及分頻比的小數部分來產生相應的數字序列的數字電路，例如，產生正弦形數字序列的正弦形序列產生電路等，均包含在本發明的範圍內。此外，本領域技術人員基於以上所述，應該理解序列產生電路的內部結構，故在此不再予以詳述。

所述delta-sigma調製器12連接所述序列產生電路11輸出端，基於所述序列產生電路11輸出的數字序列來輸出包含2種控制信號的控制信號流；其中，在預定數量個待分頻的頻率信號的周期時間，輸出的2種控制信號的個數比基於分頻比的小數部分來確定。例如，若分頻比為=480/12.288=39.0625=39+丄，則在頻率為480MHz的待分頻
16
的頻率信號的Wk1個周期，所述delta-sigma調製器12輸出的2種控制信號的個數比為1-丄
15^1 = -Ti*76則在頻率為480MHz的待分頻的頻
—若分頻比=480/11.2896=42.517=42+ —,
16147
率信號的147k2個周期時間,所述delta-sigma調製器12輸出的2種控制信號的個數比為
1-^6
71-76= I47。
T6_
147所述delta-sigma調製器12優選是一個非線性採樣數據的閉環控制系統，利用反饋環路來提高量化器的有效解析度,並整形其量化噪聲。在本實施例中,所述delta-sigma調製器12輸出為I比特信號流，也稱作脈衝疏密波，如圖3所示。所述delta-sigma調製器12的一種優選結構如圖4所示，該delta-sigma調製器的閉環式第一級積分電路由加法器1、加法器2、延遲單元I及兩個常數乘法器構成，閉環式第二級積分電路由加法器3、加法器4、加法器5、延遲單元2及常數乘法器構成。該delta-sigma調製器接收序列產生電路11輸出的如圖2所示的常數序列，與I比特量化器反饋值通過加法器I相減後，輸入到常數乘法器，該常數乘法器的輸出與延遲單元I的反饋值通過加法器2求和，該第一級積分電路也可被視作環路濾波器。第一級積分電路的輸出與I比特量化器反饋值通過加法器3相減後，輸入到加法器4。經過2級積分後，通過加法器5與量化誤差相加，最後通過I比特量化器輸出I比特控制信號流到後續的分頻比控制電路13。需要說明的是，本領域技術人員應該理解，上述所述僅僅只是列示，而非對本發明的限制，事實上，任何能基於數字序列來輸出包含2種控制信號的控制信號流的數字電路，均包含在本發明的範圍內。所述分頻比控制電路13連接所述delta-sigma調製器12，基於所述控制信號流的當前控制信號由預定的各分頻比中確定一種作為當前分頻比。例如,若所述delta-sigma調製器12當前輸出的控制信號為高電平,貝U所述分頻比控制電路13由預定的分頻比「39及40」中確定39作為當前分頻比；若所述delta-sigma調製器12當前輸出的控制信號為低電平，則所述分頻比控制電路13由預定的分頻比「39及40」中確定40作為當前分頻比。又例如，若所述delta-sigma調製器12當前輸出的控制信號為第一電平，則所述分頻比控制電路13由預定的分頻比「42及43」中確定42作為當前分頻比；若所述delta-sigma調製器12當前輸出的控制信號為第二電平，則所述分頻比控制電路13由預定的分頻比「42及43」中確定43作為當前分頻比。所述分頻比控制電路13優選可採用多路選擇器等來實現。所述分頻器1 4連接所述分頻比控制電路13，基於所確定的當前分頻比來對待分頻的頻率信號進行當前分頻。例如，若待分頻的頻率信號的頻率為480MHz，所述分頻比控制電路13確定40作為當前分頻比，則所述分頻器14將480MHz進行40分頻；若分頻比控制電路13確定39作為當前分頻比，則所述分頻器14將480MHz進行39分頻；由於在Iek1個周期內，所述delta-sigma調製器12輸出的2種控制信號的個數比為15:1,相應地,所述分頻比控制電路13在Wk1個周期內Kk1次確定39作為當前分頻比、Ic1次確定40作為當前分頻比，也就是，在Wk1個周期內，所述分頻器14將480MHz進行Mk1次39分頻、Ii1次40分頻，由此，所
480 〒人 +480A
述分頻器14輸出的平均頻率為:.39_1 40 1 = 12 288
16/ ,
O又例如，若待分頻的頻率信號的頻率為480MHz，所述分頻比控制電路13確定42作為當前分頻比，則所述分頻器14將480MHz進行42分頻；若分頻比控制電路13確定43作為當前分頻比，則所述分頻器14將480MHz進行43分頻；由於在147k2個周期內，所述delta-sigma調製器12輸出的2種控制信號的個數比為71:76，相應地，所述分頻比控制電路13在147k2個周期內71k2次確定42作為當前分頻比、76k2次確定43作為當前分頻比，也就是，在147k2個周期內，所述分頻器14將480MHz進行71k2次42分頻、76k2次43分頻，由此，所述分頻器14輸出的平均頻率為:
權利要求
1.一種小數分頻系統，其特徵在於，所述小數分頻系統至少包括: 序列產生電路，基於預設的分頻比變化率及分頻比的小數部分來產生相應的數字序列； delta-sigma調製器，連接所述序列產生電路輸出端，基於所述數字序列來輸出包含2種控制信號的控制信號流；其中，在預定數量個待分頻的頻率信號的周期時間，輸出的2種控制信號的個數比基於分頻比的小數部分來確定； 分頻比控制電路，連接所述delta-sigma調製器，基於所述控制信號流的當前控制信號由預定的各分頻比中確定一種作為當前分頻比； 分頻器，連接所述分頻比控制電路，基於所確定的當前分頻比來對待分頻的頻率信號進行當前分頻。
2.根據權利要求1所述的小數分頻系統，其特徵在於:所述序列產生電路基於預定的分頻比變化率、分頻比的小數部分及預設的頻率偏差來產生相應的數字序列。
3.根據權利要求1或2所述的小數分頻系統，其特徵在於:所述序列產生電路包括鋸齒形序列產生電路。
4.根據權利要求1或2所述的小數分頻系統，其特徵在於:所述序列產生電路包括正弦形序列產生電路。
5.根據權利要求1所述的小數分頻系統，其特徵在於:所述delta-sigma調製器為非線性採樣數據的閉環控制電路。
6.根據權利要求5所述的小數分頻系統，其特徵在於:所述delta-sigma調製器包括閉環式第一級積分電路、連接所述第一級積分電路的第二級積分電路以及量化器。
7.根據權利要求6所述的小數分頻系統，其特徵在於:所述第二級積分電路為閉環式電路。
8.根據權利要求1所述的小數分頻系統，其特徵在於:所述小數分頻系統用於音頻系統。
全文摘要
本發明提供一種小數分頻系統。該小數分頻系統至少包括基於預設的分頻比變化率及分頻比的小數部分來產生相應的數字序列的序列產生電路；基於序列產生電路輸出的數字序列來輸出包含2種控制信號的控制信號流的delta-sigma調製器；基於delta-sigma調製器輸出的控制信號流的當前控制信號由預定的各分頻比中確定一種作為當前分頻比的分頻比控制電路；基於所確定的當前分頻比來對待分頻的頻率信號進行當前分頻的分頻器；其中，在預定數量個待分頻的頻率信號的周期時間，輸出的2種控制信號的個數比基於分頻比的小數部分來確定。本發明採用全數字方案，利用數位技術改善相位噪聲，具有結構簡單、成本低、頻率解析度高等優點。
文檔編號H03K23/64GK103178834SQ20131007335
公開日2013年6月26日 申請日期2013年3月7日 優先權日2013年3月7日
發明者榮蓉, 許剛 申請人:上海山景集成電路股份有限公司