驅動集成電路存儲器的位線的電路和方法
2023-06-04 07:33:21
專利名稱：驅動集成電路存儲器的位線的電路和方法
技術領域：
本發明涉及集成電路存儲器件，尤其涉及位線驅動電路和位線驅動方法。
背景技術：
圖1圖解了通用集成電路存儲器件100，該器件包括單元陣列110、X解碼器120、Y解碼器和數據輸出單元130以及控制器140。用於控制單元陣列110、X解碼器120、Y解碼器和數據輸出單元130的控制器140支持對單元陣列110的寫和讀操作。如本領域技術人員知道的那樣，X解碼器120在數據寫入和讀取時執行行尋址來選擇包含在單元陣列110中的字線。在數據寫入和讀取時，Y解碼器和數據輸出單元130執行列尋址來選擇包含在單元陣列110中的位線，並且讀出並放大所讀取的數據DOUT。
如圖2所示，單元陣列110包括多個行和列的存儲單元111和用於驅動連接到存儲單元111的不同位線BL/BLB的多個位線驅動電路120。將參照時序3描述位線驅動電路120的操作。位線驅動電路120包括第一讀出放大電路113，該電路包括N溝道金屬氧化物半導體場效應電晶體(MOSFET)MO0和MN1；第二讀出放大電路，該電路包括P溝道MOSFET MP0和MP1；在第一讀出放大電路112運行期間提供地電壓VSS的N溝道下拉MOSFET114；在第二讀出放大電路113運行期間提供電壓VCCA的P溝道上拉MOSFET 115；用於左邊單元的第一預充電電路116；以及用於右邊單元的第二預充電電路117。包含在存儲單元111中的離散存儲單元210在寫入時，將經由輸入/輸出(IO)線(未示出)接收到的數據存儲到電容器中，或者在讀出時將存儲在電容器中的數據輸出到IO線。通過響應於行尋址選擇字線WL0/WL1/...WLn-2/WLn-1並響應於列尋址選擇一對位線BL和BLB，可以選擇單獨的存儲單元。
在讀取/寫入時，第一和第二預充電電路116和117分別響應於一對信號PEQL和PISOL以及一對信號PEQR和PISOR，利用預充電電壓VBL給位線BL和BLB預充電。這些信號表示均衡和隔離信號。因此，如圖3所示，如果選擇並激活字線WLn-1來使電荷在存儲單元210和位線BL/BLB之間共享，則第一和第二讀出放大電路112和113分別從MOFSET114和115接收電壓VSS和VCCA，並且讀出和放大存在於位線BL和BLB的電壓。此時，當激活所選擇的位線的列選擇信號時，向IO線(未示出)輸出讀出放大信號，並且發送到IO線的IO數據由IO讀出放大器(未示出)再次讀出放大，並且輸出到數據輸出(DQ)點。
隨著半導體製造和設計技術的進步，集成電路存儲器件的晶片尺寸越來越小，而其速度卻越來越高。然而，當集成電路存儲器件中的電晶體很小並採用低電壓驅動技術時，必須降低漏電流或噪聲，並且必須保持由讀出放大電路讀出穩定數據。
在通用預充電和讀出放大方案中，使用電壓VCCA/2作為預充電電壓VBL。在從存儲單元210接收單元數據的位線對BL/BLB中，在讀出放大之前，如等式1所示發生電平變化ΔVBL。讀出放大電路112和113讀出並放大位線BL和BLB之間的電壓差ΔVBL，並且輸出VCCA的軌-軌(rail-to-rail)電壓差。等式1是ΔVBL＝(Vcell-VBL)/(1+Cs/Cb)(1)其中Vcell表示存儲在存儲單元210中的電壓電平，VBL表示預充電電平(如，VCCA/2)，Cs表示包含在存儲單元210中的電容器的電容，而Cb表示位線(BL/BLB)的寄生電容。
然而，在集成電路存儲器件的運行電壓降低了的當前狀態下，存在降低讀出放大電路112和113中的MOSFET MP0、MP1、MN0和MN1的閾電壓的靈敏度限制。在這些限制之下，讀出放大電路可能不運行。也很難提供大於或小於VCCA/2的預充電電壓來提高提供到MOSFET MP0、MP1、MN0和MN1的柵極-源極電壓Vgs。
為了使讀出放大電路更加穩定地讀數據，在包含在第一讀出放大器111中的N溝道MOSFET MN0和MN1的閾電壓必須是一致的，並且包含在第二讀出放大器113中的P溝道MOSFET MP0和MP1的閾電壓也必須是一致的。當在集成電路存儲器件中讀出和放大並以周期數據刷新來預存儲數據時，電晶體的閾電壓之間的不匹配可能產生差錯。這些差錯可能限制集成電路存儲器件的性能。此外，如果在位線BL和BLB上的電壓之間的差異小於N溝道MOSFET MN0和MN1(在存儲單元210共享電荷之後)和位線BL或BLB之間的閾電壓的不匹配量(在下面稱為偏移)，則讀出放大電路可能不能正常讀出數據，並限制了數據刷新操作的可靠性。
發明內容
本發明的實施例包括具有差異位線對和與差異位線對電連接的差異位線驅動電路的集成電路存儲器件。差異位線驅動電路包括偽存儲單元，其被配置成響應於第一參考字線信號選擇性地調節差異位線對中的第一個的電壓，並且響應於第二參考字線信號選擇性地調節差異位線對中的第二個的電壓。還提供了讀出放大電路。在讀出放大時間間隔期間，該讀出放大電路電連接到差異位線對。提供了輔助電路，其電連接至讀出放大電路的上拉或下拉節點。輔助電路被配置成通過改變上拉或下拉節點的電壓來在讀出放大時間間隔的尾端降低差異位線對之間的電壓差。在這種情況下，輔助電路被配置成在讀出放大時間間隔的尾端降低上拉節點的電壓。在另一個實施例中，讀出放大電路包括電連接到下拉節點的NMOS電晶體對。在這種情況下，輔助電路被配置成在讀出放大時間間隔的尾端提高下拉節點的電壓。
根據本發明的另一個實施例，集成電路存儲器件包括差異位線對和電連接到差異位線對的存儲單元。讀出放大電路在讀出放大時間間隔期間電連接到差異位線對。還提供了輔助電路。輔助電路電連接至讀出放大電路的上拉或下拉節點。輔助電路被配置成通過改變上拉或下拉節點的電壓來在讀出放大時間間隔的尾端降低差異位線對之間的電壓差。在一些實施例中，讀出放大電路包括電連接到上拉節點的PMOS電晶體對。在這種情況下，輔助電路被配置成在讀出放大時間間隔的尾端降低上拉節點的電壓。在另一個實施例中，讀出放大電路包括電連接到下拉節點的NMOS電晶體對。在這種情況下，輔助電路被配置成在讀出放大時間間隔的尾端提高下拉節點的電壓。
圖1圖解常規集成電路存儲器件的方框圖。
圖2是可以包含在圖1的存儲器件中的位線驅動電路的電示意圖。
圖3是圖解圖2的位線驅動電路的操作的時序圖。
圖4是集成電路存儲器件的一部分的電示意圖，該部分包括根據本發明實施例的位線驅動電路和存儲單元。
圖5是圖解圖4的位線驅動電路的操作的時序圖。
圖6是集成電路存儲器件的一部分的電示意圖，該部分包括根據本發明實施例的位線驅動電路和存儲單元。
圖7是圖解圖6的位線驅動電路的操作的時序圖。
圖8是集成電路存儲器件的一部分的電示意圖，該部分包括根據本發明實施例的位線驅動電路和存儲單元。
圖9是圖解圖8的位線驅動電路的操作的時序圖。
圖10是集成電路存儲器件的一部分的電示意圖，該部分包括根據本發明實施例的位線驅動電路和存儲單元。
圖11是圖解圖10的位線驅動電路的操作的時序圖。
具體實施例方式
在下面將參照附圖全面描述本發明，在附圖中顯示了優選的實施例。然而本發明可以以多種不同的形式實現，並且不應該理解為限制到這裡所述的實施例，當然提供這些實施例以便本公開變得完整和徹底，並且將本發明的範圍完全傳遞給本領域技術人員。在附圖中相同的附圖標記表示相同的元件。
圖4是包含在根據本發明實施例的單元陣列400中的存儲單元410和位線驅動電路480的電路圖。雖然單元陣列400包括多個位線對、連接到位線對的存儲單元和位線驅動電路，但是圖4僅僅示出一個存儲單元410，其連接到單一位線對BL和BLB，以及對應的位線驅動電路480。單一單元411包括MOSFET412和存儲電容器413。存儲單元410包括多個單元411。如圖4所示，包含在存儲單元410中的單元可以以如下方式連接到第一位線和第二位線BL和BLB一個單元連接到第一位線BL，而相鄰的單元連接到第二位線BLB。第一位線BL在這裡當作真位線(true bitline)，而第二位線BLB在這裡當作補充位線(complementary bitline)。位線驅動電路480包括偽單元(dummy cell)420、第一和第二讀出放大電路430和440、輔助電路450和位線預充電電路470。位線驅動電路480還包括用於向線LAB傳送第一電源電壓VSS的下拉MOSFET460。將參照圖5的時序圖描述圖4的位線驅動電路480的操作。在圖5、7、9和11中，附圖標記VBL、VPP、VPP2、VBB2、VCCA和VSS表示用於驅動對應的線的不同電平的電壓。
在圖4中，偽單元420包括MOSFET421和422以及第一偽電容器425，其用於與第二位線BLB共享電荷。偽單元420還包括MOSFET423和424以及第二偽電容器426，其用於與第一位線BL共享電荷。當從存儲單元讀取數據時，在由讀出放大電路430和440執行讀出放大操作之前，偽單元420有助於穩定與位線BL和BLB的電荷共享。
特別地，當參考字線REF_WL0激活時，偽單元420可以用於向第二位線BLB提供額外的電荷，或者當參考字線REF_WL1激活時，用於向第一位線BL提供額外的電荷。因此，如時序圖5所示，響應於驅動字線WLn-1到邏輯1電平，從單元411讀取數據到第一位線BL，這將導致在存儲電容器413和第一位線BL之間的電荷傳送。如果單元數據等於「1」，則該電荷傳送將是從存儲電容器413到第一位線BL的前向電荷傳送，如果單元數據等於「0」，則是從第一位線BL到存儲電容器413的反向電荷傳送。在這兩種情況下，根據參考字線REF_WL0的邏輯1躍遷，額外的電荷還將從第一偽電容器425傳送到第二位線BLB。或者，響應於驅動字線WLn-2到邏輯1電平，從包含存儲電容器414的單元讀取數據到第二位線BLB，這將導致在存儲電容器414和第二位線BLB之間的電荷傳送。如果單元數據等於「1」，則該電荷傳送將是從存儲電容器414到第二位線BLB的前向電荷傳送，如果單元數據等於「0」，則是從第二位線BLB到存儲電容器414的反向電荷傳送。在這兩種情況下，根據參考字線REF_WL1的邏輯1躍遷，額外的電荷還將從第二偽電容器426傳送到第一位線BL。
在圖4中，在存儲單元410和偽單元420之間共享電荷之後，包括N溝道MOSFET MN0和MN1的第一讀出放大電路430使用第一電源電壓VSS來讀出並放大第一和第二位線BL和BLB之間的電壓差。通過第一讀出放大電路430與第二讀出放大電路440的交互，對位線BL和BLB之間的電壓差的放大變得更快和更精確。在存儲單元410和偽單元420之間共享電荷之後，包括P溝道MOSFET MP0和MP1的第二讀出放大電路440使用第二電源電壓VCCA來讀出並放大第一和第二位線BL和BLB之間的電壓差。響應於信號LANG，第一電源電壓VSS經由線LAB輸入到第一讀出放大電路430。響應於信號LAPG，第二電源電壓VCCA經由線LA輸入到第二讀出放大電路440。
在由第一和第二讀出放大電路430和440執行讀出放大之後，包括多個MOSFET471到475的預充電電路，使用第三電源電壓VBL短路並預充電第一和第二位線BL和BLB。響應於信號PEQL，第一和第二位線BL和BLB被相互短路，並且響應於信號PISOL，第一和第二位線BL和BLB被截止並從讀出放大電路中分離。
由於很難僅通過預充電電路470來以小於或大於電壓第一電源電壓和第二電源電壓VSS和VCCA之間的電壓VCCA/2的電壓電平給位線BL和BLB預充電，圖4的單元陣列400提出了一種使用輔助電路450以小於電壓VCCA/2的電壓給位線BL和BLB預充電。在圖4中，輔助電路450包括P溝道MOSFET451、N溝道MOSFET455、第一和第二反相器452和453以及NOR邏輯454。如圖5的圓圈A和C所示，在由預充電電路470預充電之前，輔助電路450響應於信號LAPG來提供第二電源電壓VCCA，以使第二讀出放大電路440執行讀出放大，並將在第一或第二位線BL或BLB上的電壓電平改變到新電平。例如，在由讀出放大電路430和440讀出放大之後，如果位線BL和BLB的電壓被分別放大到第一和第二電源電壓VSS和VCCA或相反，並且在由預充電電路470預充電之前信號LAPG成為邏輯高，則通過輔助電路450使線LA的電壓小於第二電源電壓VCCA。此時，具有第二電源電壓VCCA的位線移至第一和第二電源電壓VSS和VCCA之間的中間電平。如果存儲單元數據是「1」，則第一位線BL的電壓由讀出放大電路430和440放大到第二電源電壓VCCA。因此，如圖5的圓圈A所示，當線LA由輔助電路450瞬時提供小於第二電源電壓VCCA的電壓時，第一位線BL的第二電源電壓下降到第一和第二電源電壓VSS和VCCA之間的中間電平。類似地，如果存儲單元數據是「0」，第二位線BLB的電壓由讀出放大電路430和440放大到第二電源電壓VCCA。因此，如圖5的圓圈C所示，當線LA由輔助電路450瞬時提供小於第二電源電壓VCCA的電壓時，第二位線BLB的第二電源電壓下降到第一和第二電源電壓VSS和VCCA之間的中間電平VCCA/2。
換句話說，在位線BL和BLB中具有更高電壓的位線通過輔助電路450的操作經歷電壓下降。因此，當信號PEQL變成邏輯高時，如圖5的圓圈B和D所示，位線BL和BLB被預充電以具有小於第一和第二電源電壓的中間電平VCCA/2的電壓。通過使用輔助電路450預充電位線BL和BLB以具有小於電壓VCCA/2的電壓，構成第二讀出放大電路440的電晶體MP0和MP1的柵極-源極電壓Vgs提高。因此，可以加強對位線BL和BLB的電壓的更低電壓(如電壓VSS)的讀出裕度(sensing margin)。
圖6是包含在根據本發明另一實施例的單元陣列600中的存儲單元610和位線驅動電路680的電路圖。圖7是用於圖解用來操作位線驅動電路680的控制信號的操作和根據控制信號的位線BL和BLB的操作的時序圖。與圖4相同，參照圖6，存儲單元610包括多個存儲數據「1」或「0」的單元，位線驅動單元680包括偽單元620、第一和第二讀出放大電路630和640、輔助電路650和預充電電路670。位線驅動電路680還包括用於將第二電源電壓VCCA傳送到線LA的MOSFET660。圖6的許多部件和它們的操作與圖4相同，所以在這裡將不對它們進行描述。圖4的輔助電路450包括NOR邏輯454和N溝道MOSFET455，而圖6的輔助電路650包括NAND邏輯654和P溝道MOSFET655。在圖6的實施例中，建議並提供了如下方案輔助電路650通過控制輸入到第一讀出放大電路630的第一電源電壓VSS，使用大於電壓VCCA/2的、要輸入到線LAB的電壓來預充電位線BL和BLB。
在圖6中，輔助電路650響應於信號LANG提供第一電源電壓VSS來使第一讀出放大電路630執行讀出放大，並且特別地，在由預充電電路670預充電之前，將通過讀出放大電路630和640執行的讀出放大保持在第一或第二位線BL或BLB的電壓電平改變成新電平，如圖7的A和C所示。例如，如果在由讀出放大電路630和640讀出放大之後，位線BL和BLB的電壓分別放大到第一和第二電源電壓VSS和VCCA或相反，並且在由預充電電路670預充電之前信號LAPG成為邏輯低，則通過輔助電路650使線LAB的電壓瞬時小於第一電源電壓VSS。此時，位線BL和BLB中通過第一讀出放大電路630的操作而具有第一電源電壓的位線變至第一和第二電源電壓VSS和VCCA之間的中間電平。如果存儲單元數據是「1」，則第二位線BLB的電壓由讀出放大電路630和640執行的讀出放大而放大到第一電源電壓VSS。因此，如圖7的A所示，當線LAB由輔助電路650瞬時提供大於第一電源電壓VSS的電壓時，第二位線BLB的第一電源電壓VSS上升到第一和第二電源電壓VSS和VCCA之間的中間電平。類似地，如果存儲單元數據是「0」，則第一位線BL的電壓由讀出放大電路630和640執行的讀出放大放大到第一電源電壓VSS。因此，如圖7的C所示，當線LAB由輔助電路650瞬時提供大於第一電源電壓VSS的電壓時，第一位線BL的第一電源電壓VSS升高到第一和第二電源電壓VSS和VCCA之間的中間電平VCCA/2。
換句話說，在位線BL和BLB中具有更低電壓的位線通過輔助電路650的操作經歷電壓升高。因此，當信號PEQL變成邏輯高時，如圖7的B和D所示，位線BL和BLB被預充電以具有大於第一和第二電源電壓VSS和VCCA的中間電平VCCA/2的電壓。如上所述，通過使用輔助電路650預充電位線BL和BLB來使其具有大於VCCA/2的電壓，提高構成第一讀出放大電路630的電晶體MN0和MN1的柵極-源極電壓Vgs。因此，可以加強對位線BL和BLB的電壓的更高電壓(如電壓VCCA)的讀出裕度。
圖8是包含在根據本發明另一實施例的單元陣列800的存儲單元810和位線驅動電路880的電路圖。與圖4或6相同，單元陣列800包括多個位線對BL和BLB、連接到位線對的多個存儲單元810和多個位線驅動電路880。然而，圖8圖解了單一存儲單元810和單一位線驅動電路880，它們連接到位線對BL和BLB。存儲單元810包括多個單元811，每個單元811都包含單一MOSFET和單一電容器。位線驅動電路880包括第一和第二讀出放大電路820和830、輔助電路840、偏移控制電路850和預充電與均衡電路860。為了方便的原因，與圖4和圖6相似，圖8未圖解IO線和用於讀出並放大傳送到IO線的IO數據的IO讀出放大器。將參照圖9描述位線驅動電路880的操作。由於第二讀出放大電路830、輔助電路840和預放大電路860的操作與第二讀出放大電路440、輔助電路450和預放大電路470的操作相同，因此將不在這裡進一步描述它們。現在將描述第一放大電路820、輔助電路840和偏移控制電路850的操作。
在圖8的實施例中，應用了使用作為圖4的輔助電路450的對應物的輔助電路840以小於電壓VCCA/2的電壓給位線BL和BLB預充電的方案。此外，還提出了用於補償構成第一讀出放大電路820的N溝道MOFSET MN0和MN1之間的閾電壓偏移的方案。由於使用輔助電路840以小於電壓VCCA/2的電壓給位線BL和BLB預充電的方案可以參照圖4，所以將僅僅描述用於補償第一讀出放大電路820的N溝道MOFSET MN0和MN1之間的閾電壓偏移的方案。在後面將參照圖10描述用於通過位線驅動電路880對第二讀出放大電路830的P溝道MOFSET MP0和MP1之間的閾電壓偏移的補償。
第一讀出放大電路820包括第一到第六MOSFET MN0到MN5。第一MOSFET MN0的柵極電極連接到第一節點N1、源極和漏極電極之一連接到第一位線BL而另一個接收第四電源電壓VCCA2。第二MOSFET MN1的柵極電極連接到第二節點N2、源極和漏極電極之一連接到第二位線BLB而另一個接收第四電源電壓VCCA2。第三MOSFET MN2的柵極電極接收第一控制信號PCOMP、源極和漏極電極之一連接到第一節點N1而另一個接收第四電源電壓VCCA2。第四MOSFET MN3的柵極電極接收第一控制信號PCOMP、源極和漏極電極之一連接到第二節點N2而另一個接收第四電源電壓VCCA2。第五MOSFET MN4的柵極電極接收第二控制信號PSEN、源極和漏極電極之一連接到第一節點N1而另一個連接到第二位線BLB。第六MOSFET MN5的柵極電極接收第二控制信號PSEN、源極和漏極電極之一連接到第二節點N2而另一個連接到第一位線BL。
參照圖9，在字線(例如，字線WLn-1)被選擇並激活到邏輯高之前，第一讀出放大電路820消除第一和第二MOSFET MN0和MN1之間的閾電壓偏移α。在該偏移消除時，信號PBLUPB處於邏輯低，信號PCOMP處於邏輯高，並且信號PSEN處於邏輯低。在該偏移消除時，第三和第四MOSFET MN2和MN3執行二極體操作，因此電壓VCCA2-Vt，MN0和VCCA2-Vt，MN1分別出現在第一和第二位線BL和BLB。Vt，MN0和Vt，MN1分別表示第一和第二MOSFETMN0和MN1的閾電壓。當在偏移消除後以及字線(例如字線WLn-1)激活前，信號PBLUPB達到邏輯高，信號PCOMP達到邏輯低，並且信號PSEN達到邏輯高時，第一和第二MOSFET MN0和MN1之間的柵極-源極電壓相等。因此，當字線(例如，字線WLn-1)激活時，由第一或第二位線BL或BLB以及存儲單元的電容器(如，存儲單元811)共享電荷。此時，在信號LANG達到邏輯高的同時，第一讀出放大電路820執行讀出放大。第一讀出放大電路820使用第一電源電壓VSS來讀出並放大通過電荷共享在第一和第二位線BL和BLB之間產生的電壓差。通過在第一和第二放大電路820和830之間交互，使第一和第二位線BL和BLB之間的電壓差的放大變得更快和更精確。參考圖4，如上所述，第二讀出放大電路830使用第二電源電壓VCCA讀出並放大電荷共享後在第一和第二位線BL和BLB之間產生的電壓差。響應於信號LANG，第一電源電壓VSS經由線LAB輸入到第一讀出放大電路820，並且響應於信號LAPG，第二電源電壓VCCA經由線LA輸入到第二讀出放大電路830。
參考圖4，如上所述，在由第一和第二讀出放大電路820和830執行讀出放大之後，預充電電路860使用第三電壓VBL短路並預充電第一和第二位線BL和BLB。響應於信號PEQL，第一和第二位線BL和BLB被截止並相互分離，而響應於信號PISOL，第一和第二位線被截止並與讀出放大電路分離。如圖9所示，第三電源電壓VBL最好是VCCA/3。
第四電源電壓VCCA2使用稍高於電壓VCCA/2與每個MOSFET MN0和MN1的閾電壓Vt1之和的電壓，如等式2所示VCCA2＝VCCA/2+Vt1+Vα1(2)其中Vα1最好是幾十微伏。
因此，在該偏移消除時，位線BL和BLB的電壓可能變得高於電壓VCCA/2。在存儲單元和位線共享電荷時，位線BL和BLB的電壓升高導致第一和第二位線BL和BLB之間的電壓差降低。電壓差的降低妨礙穩定的讀出放大。輔助電路840用於避免妨礙穩定的讀出放大。換句話說，與圖4相同，如圖9的A和B所示，在預充電電路860預充電之前，輔助電路840響應於信號LAPG提供第二電源電壓VCCA來使第二讀出放大電路830執行讀出放大，並且特別地，將通過讀出放大電路820和830執行的讀出放大而保持在第一或第二位線BL或BLB中的電壓電平改變到新電平。例如，如果在讀出放大電路820和830讀出放大之後，位線BL和BLB的電壓被分別放大到第一和第二電源電壓VSS和VCCA或相反，並且在預充電電路860預充電前信號LAPG成為邏輯高，則通過輔助電路840瞬時使線LA的電壓小於第二電源電壓VCCA。此時，位線BL和BLB中通過第二讀出放大電路830的操作而具有第二電源電壓VCCA的位線改變到第一和第二電源電壓VSS和VCCA之間的中間電平。
因此，在圖8的實施例中，可以使用輔助電路840提高對位線BL和BLB的電壓的更低電壓(例如電壓VSS)的讀出裕度，並且在第一讀出放大電路820中消除位線BL和BLB之間的閾電壓的偏移。因此，穩定的讀出放大是可能的。
圖10是包含在根據本發明再一個實施例的單元陣列1000中的存儲單元1010和位線驅動電路1080的電路圖。圖11是用於圖解用來操作位線驅動電路1080的控制信號的操作和根據控制信號的位線BL和BLB的操作的時序圖。參照圖10，與圖8相似，每個存儲單元1010包括多個存儲數據「1」或「0」的單元，並且每個位線驅動電路1080包括第一和第二讀出放大電路1020和1030、輔助電路1040、偏移控制電路1050和預充電電路1060。圖10中的大多數組件和它們的操作與圖8相同，所以在這裡將不對其進行描述。
現在將描述第一讀出放大電路1020、輔助電路1040和偏移控制電路1050的操作，同時與第一讀出放大電路820、輔助電路840和偏移控制電路850的操作進行比較。在圖10的實施例中，使用了這樣的方案通過使用輔助電路1040控制輸入到第二讀出放大電路1030的第一電源電壓VSS的輸入至線LAB，從而以大於電壓VCCA/2的電壓給位線BL和BLB的預充電。還提出了補償構成第一讀出放大電路1020的P溝道MOFSET MP0和MP1之間的閾電壓偏移的方案。
參照圖10，在選擇字線(例如字線WLn-1)並將其激活為邏輯高之前，第一讀出放大電路1020消除第一和第二MOSFET MP0和MP1之間的電壓偏移α。在消除偏移時，信號PBLDN處於邏輯高，信號PCOMP處於邏輯高，信號PSEN處於邏輯低。在消除偏移時，MOSFET MN2和MN3執行二極體操作，因此電壓VCCA2-Vt，MP0和VCCA2-Vt，MP1分別出現在第一和第二位線BL和BLB上。Vt，MP0和Vt，MP1分別表示第一和第二MOSFET MP0和MP1的閾電壓。當在消除偏移後和字線(例如字線WLn-1)激活前PBLDN變為邏輯低，信號PCOMP變為邏輯低，信號PSEN變為邏輯高時，MOSFET MP0和MP1的柵極-源極電壓變為相等。因此，當激活字線(例如字線WLn-1)時，由第一或第二位線BL或BLB以及存儲單元(如存儲單元811)的電容器共享電荷。此時，當信號LAPG變為邏輯低時，第一讀出放大電路1020執行讀出放大。第一讀出放大電路1020使用第二電源電壓VCCA讀出並放大通過電荷共享在第一和第二位線BL和BLB產生的電壓差。
在由第一和第二讀出放大電路1020和1030執行讀出放大之後，預充電電路1060使用第三電源電壓VBL短路並預充電第一和第二位線BL和BLB。如圖11所示，第三電源電壓VBL最好是2/3VCCA。
如等式3所示，第四電源電壓VSS2是稍微小於電壓VCCA/2與MOSFETMP0和Mp1中的每一個的閾電壓Vt2之和的電壓VSS2＝VCCA/2-Vt2-Vα2(3)
其中Vα2最好是幾十微伏。
因此，在消除偏移時，位線BL和BLB的電壓可以變為小於電壓VCCA/2。在由存儲單元和位線共享電荷時，位線BL和BLB的電壓的降低導致第一和第二位線BL和BLB之間的電壓差的降低。電壓差的降低妨礙穩定的讀出放大。使用輔助電路1040來避免妨礙穩定的讀出放大。換句話說，與圖6相似，如圖11的A和B所示，在由預充電電路1060預充電之前，輔助電路1040響應於信號LANG提供第一電源電壓VSS來使第二讀出放大電路1030執行讀出放大，並且特別地，將通過由讀出放大電路1020和1030執行的讀出放大而保持在第一或第二位線BL或BLB中的電壓改變到新電平。例如，如果在由讀出放大電路1020和1030讀出放大後、位線BL和BLB的電壓被分別放大到第一和第二電源電壓VSS和VCCA或相反，並且在由預充電電路1060預充電之前信號LANG變為邏輯低，則由輔助電路1040瞬時使線LAB的電壓大於第一電源電壓VSS。此時，位線BL和BLB中通過第二讀出放大電路1030的操作而具有第一電源電壓VSS的位線，從第一電源電壓VSS升高到第一和第二電源電壓VSS和VCCA之間的中間電平。
因此，在圖11的實施例中，使用輔助電路1040可以提高對位線BL和BLB的電壓的更高電壓(如VCCA)的讀出裕度，並且在第一讀出放大電路1020中消除位線BL和BLB之間的閾電壓的偏移。因此，穩定的讀出放大是可能的。
在位線驅動電路480、680、880和1080中，使用了通過利用輔助電路450和650預充電位線BL和BLB來使其具有大於或小於電壓VCCA/2的電壓的方案，從而提高包含在每個讀出放大電路中的電晶體柵極-源極電壓Vgs。此外，當單元數據是1或0時，偽單元420和620可以保持在電荷共享之後產生的位線BL和BLB的電壓差ΔVBL。此外，由偏移控制電路850和1050控制的第一讀出放大電路820和1020可以消除電晶體之間的閾電壓偏移。此時，輔助電路840和1040用於穩定電壓差ΔVBL。
如上所述，根據本發明的集成電路存儲器可以提高包含在每個讀出放大器中的電晶體柵極-源極電壓Vgs，保持在電荷共享之後產生的位線BL和BLB的電壓差ΔVBL，並且消除電晶體之間的閾電壓偏移。因此，甚至在過程變化或低電壓操作狀態下也可以穩定地提高刷新特性。
因此，如上所述，本發明的實施例包括具有差異位線對(位線BL和BLB)和電連接到該差異位線對的差異位線驅動電路的集成電路存儲器件。差異位線驅動電路中包括偽存儲單元(如420、460)。該偽存儲單元被配置成響應於第一參考字線信號(如REF_WL0)選擇性地調節差異位線對中的第一個的電壓，並且響應於第二參考字線信號(如REF_WL1)選擇性地調節差異位線對中的第二個的電壓。還提供了讀出放大電路(如440、640)。該讀出放大電路在讀出放大時間間隔期間電連接到差異位線對。提供了輔助電路(如450、650)，其電連接到在讀出放大電路中的上拉或下拉節點(如圖4中的PMOS電晶體MP0、MP1之間的節點，或圖6中的NMOS電晶體MN0、MN1之間的節點)。輔助電路被配置成通過改變上拉或下拉節點的電壓，在讀出放大時間間隔的尾端降低差異位線對之間的電壓差。在替代實施例中，讀出放大電路包括電連接到下拉節點的NMOS電晶體對(如MN0、MN1)。在這種情況下，輔助電路被配置成在讀出放大時間間隔的尾端提高下拉節點的電壓。
根據本發明的另一個實施例，集成電路存儲器件包括差異位線對和電連接到差異位線對的存儲單元。讀出放大電路(如440、640、830或1030)在讀出放大時間間隔期間電連接到差異位線對。還提供了輔助電路(如450、650、840或1040)。輔助電路電連接至讀出放大電路的上拉或下拉節點。輔助電路被配置成通過改變上拉或下拉節點的電壓，在讀出放大時間間隔的尾端降低差異位線對之間的電壓差。在一些實施例中，讀出放大電路包括電連接到上拉節點的PMOS電晶體對。在這種情況下，輔助電路被配置成在讀出放大時間間隔的尾端降低上拉節點的電壓。在另一個實施例中，讀出放大電路包括電連接到下拉節點的NMOS電晶體對。在這種情況下，輔助電路被配置成在讀出放大時間間隔的尾端提高下拉節點的電壓。
儘管已參照本發明的確定優選實例表示和描述了本發明，但本領域內的普通技術人員將理解的是，可在不背離由所附權利要求書限定的本發明宗旨和範圍的前提下對本發明進行各種形式和細節上的修改。
權利要求
1.一種集成電路存儲器件，包括差異位線對；和其中具有偽存儲單元的差異位線驅動電路，被配置成響應於第一參考字線信號選擇性地調節差異位線對中的第一個的電壓，並且響應於第二參考字線信號選擇性地調節差異位線對中的第二個的電壓。
2.如權利要求1所述的器件，還包括在讀出放大時間間隔期間電連接到所述差異位線對的讀出放大電路；和電連接至所述讀出放大電路的上拉或下拉節點的輔助電路，所述輔助電路被配置成通過改變上拉或下拉節點的電壓來在讀出放大時間間隔的尾端降低所述差異位線對之間的電壓差。
3.如權利要求2所述的器件，其中，所述讀出放大電路包括電連接到上拉節點的PMOS電晶體對，並且所述輔助電路被配置成在讀出放大時間間隔的尾端降低上拉節點的電壓。
4.如權利要求2所述的器件，其中，所述讀出放大電路包括電連接到下拉節點的NMOS電晶體對，並且所述輔助電路被配置成在讀出放大時間間隔的尾端提高下拉節點的電壓。
5.一種集成電路存儲器件，包括差異位線對；電連接到所述差異位線對的存儲單元；在讀出放大時間間隔期間電連接到所述差異位線對的讀出放大電路；和電連接至所述讀出放大電路的上拉或下拉節點的輔助電路，所述輔助電路被配置成通過改變上拉或下拉節點的電壓來在讀出放大時間間隔的尾端降低所述差異位線對之間的電壓差。
6.如權利要求5所述的器件，其中，所述讀出放大電路包括電連接到上拉節點的PMOS電晶體對，並且所述輔助電路被配置成在讀出放大時間間隔的尾端降低上拉節點的電壓。
7.如權利要求5所述的器件，其中，所述讀出放大電路包括電連接到下拉節點的NMOS電晶體對，並且所述輔助電路被配置成在讀出放大時間間隔的尾端提高下拉節點的電壓。
8.一種集成電路存儲器的位線驅動電路，包括包括第一偽電容器和第二偽電容器的偽單元，第一偽電容器響應於第一參考信號，與連接到第一位線的存儲單元電容器共享電荷，並且第二偽電容器響應於第二參考信號，與連接到第二位線的存儲單元電容器共享電荷；第一讀出放大電路，用於使用第一電源電壓讀出並放大通過電荷共享產生的第一和第二位線之間的電壓差；第二讀出放大電路，用於使用第二電源電壓讀出並放大通過電荷共享產生的第一和第二位線之間的電壓差；預充電電路，在由第一和第二讀出放大電路執行讀出放大之後使用第三電源電壓短路並預充電第一和第二位線；和輔助電路，在預充電之前將通過讀出放大保持在第一或第二位線的電壓電平改變到新電平。
9.如權利要求8所述的位線驅動電路，其中，輔助電路將保持在第一或第二位線的電壓改變到在第一和第二電源電壓之間的中間電平。
10.如權利要求9所述的位線驅動電路，其中，預充電電路將第一和第二位線預充電至小於第一和第二電源電壓之間的中間電平的電壓電平。
11.如權利要求10所述的位線驅動電路，其中，在預充電之前，輔助電路將第二電源電壓改變到第一和第二電源電壓之間的中間電平。
12.如權利要求11所述的位線驅動電路，其中，當存儲單元數據為1時，第二讀出放大電路在預充電之前將第一位線的第二電源電壓下降到第一和第二電源電壓之間的中間電平，而當存儲單元數據為0時，在預充電之前將第二位線的第二電源電壓下降到第一和第二電源電壓之間的中間電平。
13.如權利要求9所述的位線驅動電路，其中，預充電電路將第一和第二位線預充電至大於第一和第二電源電壓之間的中間電平的電壓電平。
14.如權利要求13所述的位線驅動電路，其中，在預充電之前，輔助電路將第一電源電壓改變到第一和第二電源電壓之間的中間電平。
15.如權利要求14所述的位線驅動電路，其中，當存儲單元數據為1時，第一讀出放大電路在預充電之前將第二位線的第一電源電壓升高到第一和第二電源電壓之間的中間電平，而當存儲單元數據為0時，在預充電之前將第一位線的第一電源電壓升高到第一和第二電源電壓之間的中間電平。
16.如權利要求14所述的位線驅動電路，其中，第一和第二偽電容器與存儲單元電容器相同。
17.如權利要求16所述的位線驅動電路，其中，連接到除了連接到存儲單元電容器的位線之外的位線的偽單元的第一和第二偽電容器之一，與存儲單元電容器共享電荷。
18.一種集成電路存儲器的位線驅動電路，包括第一讀出放大電路，將第一和第二位線的電壓改變到通過從第四電源電壓減去第一和第二MOSFET的閾電壓所獲得的電壓，並且使用第一供電電壓讀出並放大通過在第一和第二位線之一和存儲單元電容器之間共享電荷所產生的第一和第二位線之間的電壓差；第二讀出放大電路，使用第二電源電壓讀出並放大通過電荷共享產生的第一和第二位線之間的電壓差；預充電電路，在由第一和第二讀出放大電路執行讀出放大之後，使用第三電源電壓短路並預充電第一和第二位線；和輔助電路，在預充電之前將通過讀出放大保持在第一或第二位線的電壓電平改變到新電平。
19.如權利要求18所述的位線驅動電路，其中，第一讀出放大電路包括第一MOSFET，其柵極電極連接到第一節點、源極和漏極電極之一連接到第一位線而另一個接收第四電源電壓；第二MOSFET，其柵極電極連接到第二節點、源極和漏極電極之一連接到第二位線而另一個接收第四電源電壓；第三MOSFET，其柵極電極接收第一控制信號、源極和漏極電極之一連接到第一節點而另一個接收第四電源電壓；第四MOSFET，其柵極電極接收第一控制信號、源極和漏極電極之一連接到第二節點而另一個接收第四電源電壓；第五MOSFET，其柵極電極接收第二控制信號、源極和漏極電極之一連接到第一節點而另一個連接到第二位線；和第六MOSFET，其柵極電極接收第二控制信號、源極和漏極電極之一連接到第二節點而另一個連接到第一位線，其中，第一和第二位線的電壓分別響應於第一和第二控制信號，改變到通過將第四電源電壓分別減去第一和第二MOSFET的閾電壓所獲得的電壓。
20.如權利要求19所述的位線驅動電路，其中第一讀出放大電路的第一和第二MOSFET是N溝道型的；構成第二讀出放大電路的MOSFET是P溝道型的；和第四電源電壓大於第一和第二電源電壓之間的中間電平。
21.如權利要求20所述的位線驅動電路，其中，預充電電路將第一和第二位線預充電至小於第一和第二電源電壓之間的中間電平的電壓電平。
22.如權利要求21所述的位線驅動電路，其中，在預充電之前輔助電路將第二電源電壓改變到第一和第二電源電壓之間的中間電平。
23.如權利要求22所述的位線驅動電路，其中，當存儲單元數據為1時，第二讀出放大電路在預充電之前將第一位線的第二電源電壓下降到第一和第二電源電壓之間的中間電平，而當存儲單元數據為0時，在預充電之前將第二位線的第二電源電壓下降到第一和第二電源電壓之間的中間電平。
24.如權利要求19所述的位線驅動電路，其中第一讀出放大電路的第一和第二MOSFET是P溝道型的；構成第二讀出放大電路的MOSFET是N溝道型的；和第四電源電壓小於第一電源電壓。
25.如權利要求24所述的位線驅動電路，其中，預充電電路將第一和第二位線預充電至大於第一和第二電源電壓之間的中間電平的電壓電平。
26.如權利要求25所述的位線驅動電路，其中，在預充電之前輔助電路將第一電源電壓改變到第一和第二電源電壓之間的中間電平。
27.如權利要求26所述的位線驅動電路，其中，當存儲單元數據為1時，第一讀出放大電路在預充電之前將第二位線的第一電源電壓升高到第一和第二電源電壓之間的中間電平，而當存儲單元數據為0時，在預充電之前將第一位線的第一電源電壓升高到第一和第二電源電壓之間的中間電平。
28.一種用於驅動集成電路存儲器的位線的方法，該方法包括響應於第一參考信號，使第一偽電容器與連接到第一位線的存儲單元電容器共享電荷，並且響應於第二參考信號，使第二偽電容器與連接到第二位線的存儲單元電容器共享電荷；使用第一電源電壓讀出並放大通過電荷共享產生的第一和第二位線之間的電壓差；使用第二電源電壓讀出並放大通過電荷共享產生的第一和第二位線之間的電壓差；在由第一和第二讀出放大電路執行的讀出放大之後使用第三電源電壓短路並預充電第一和第二位線；和在預充電之前將通過讀出放大保持在第一或第二位線的電壓電平改變到新電平。
29.如權利要求28所述的方法，其中，新電平是在第一和第二電源電壓之間的中間電平。
30.如權利要求29所述的方法，其中，第一和第二位線被預充電至小於第一和第二電源電壓之間的中間電平的電壓電平。
31.如權利要求30所述的方法，其中，在將保持在第一或第二位線的電壓電平改變到新電平時，在預充電之前第二電源電壓被改變到第一和第二電源電壓之間的中間電平。
32.如權利要求31所述的方法，其中，在預充電之前，當存儲單元數據為1時，將第一位線的第二電源電壓下降到第一和第二電源電壓之間的中間電平，而當存儲單元數據為0時，將第二位線的第二電源電壓下降到第一和第二電源電壓之間的中間電平。
33.如權利要求29所述的方法，其中，在預充電時，將第一和第二位線預充電至大於第一和第二電源電壓之間的中間電平的電壓電平。
34.如權利要求33所述的方法，其中，在將保持在第一或第二位線的電壓電平改變到新電平時，在預充電之前將第一電源電壓改變到第一和第二電源電壓之間的中間電平。
35.如權利要求34所述的方法，其中，在預充電之前，當存儲單元數據為1時，將第二位線的第一電源電壓升高到第一和第二電源電壓之間的中間電平，而當存儲單元數據為0時，將第一位線的第一電源電壓升高到第一和第二電源電壓之間的中間電平。
36.一種驅動集成電路存儲器的位線的方法，該方法包括將第一和第二位線的電壓改變到通過從第四電源電壓減去第一和第二MOSFET的閾電壓所獲得的電壓；使用第一電源電壓讀出並放大通過在第一和第二位線之一和存儲單元電容器之間電荷共享所產生的第一和第二位線的電壓差；使用第二電源電壓讀出並放大通過電荷共享所產生的第一和第二位線的電壓差；在由第一和第二讀出放大電路執行讀出放大之後使用第三電源電壓短路並預充電第一和第二位線；和在預充電之前，將通過讀出放大保持在第一或第二位線中的電壓電平改變到新電平。
37.如權利要求36所述的方法，其中，在預充電時，第一和第二位線被預充電至小於第一和第二電源電壓之間的中間電平的電壓電平。
38.如權利要求37所述的方法，其中，在將保持在第一或第二位線的電壓電平改變到新電平時，第二電源電壓在預充電之前被改變到第一和第二電源電壓之間的中間電平。
39.如權利要求38所述的方法，其中，在預充電之前，當存儲單元數據為1時，將第一位線的第二電源電壓下降到第一和第二電源電壓之間的中間電平，而當存儲單元數據為0時，將第二位線的第二電源電壓下降到第一和第二電源電壓之間的中間電平。
40.如權利要求36所述的方法，其中，在預充電時，將第一和第二位線預充電至大於第一和第二電源電壓之間的中間電平的電壓電平。
41.如權利要求40所述的方法，其中，在將保持在第一或第二位線的電壓電平改變到新電平時，在預充電之前將第一電源電壓改變到第一和第二電源電壓之間的中間電平。
42.如權利要求41所述的方法，其中，在預充電之前，當存儲單元數據為1時，將第二位線的第一電源電壓升高到第一和第二電源電壓之間的中間電平，而當存儲單元數據為0時，將第一位線的第一電源電壓升高到第一和第二電源電壓之間的中間電平。
全文摘要
提供一種用於增強預充電方案和讀出放大方案的集成電路存儲器的位線驅動電路和位線驅動方法。在位線驅動電路中，使用利用輔助電路將位線預充電至大於或小於電壓VCCA/2的電壓的新方案來提高包含在每個讀出放大電路中的電晶體的柵極－源極電壓。此外，當單元數據為1和0時，偽單元可以保持在電荷共享後產生的位線BL和BLB之間的電壓差。此外，由偏移控制電路控制的讀出放大電路可以消除包含在每個讀出放大電路中的電晶體之間的閾電壓偏移。此時，輔助電路用於穩定電壓差。
文檔編號G11C7/12GK1747067SQ20051008334
公開日2006年3月15日 申請日期2005年7月12日 優先權日2004年7月13日
發明者千基喆, 申昌昊 申請人:三星電子株式會社