顯示器數字圖像縮放的場有效信號產生電路的製作方法

2023-06-11 06:23:36

專利名稱：顯示器數字圖像縮放的場有效信號產生電路的製作方法
技術領域：
本實用新型屬於顯示器技術領域，更具體地說涉及顯示器數字圖像縮放的場有效信號產生電路的改進。
背景技術：
在數字圖像縮放系統的設計中，首先要確定目標圖像每幀開始的位置，即產生場有效開始信號vde_start。已有的實現以上結果的通常方法是用一個11位寬的計數器對源數據有效信號ore_de進行計數，數出輸入的行數，並在場同步信號ori_vs有效時(即ori_vs＝0)清零。當計數器為3時，使vde_start等於1，其餘為零。這種方法需要一個十一位的計數器，電路複雜。並且由於在一場內，計數器不停地計算翻轉，而實際卻只需一個時鐘寬度的高電平脈衝，當計數器大於3以後的翻轉都沒有用處，帶來無意義的能耗。
本實用新型的目的，就在於克服上述缺點和不足，提供一種電路結構簡單，功耗低，可靠性高的顯示器數字圖像縮放的場有效信號產生電路。

發明內容
為了達到上述目的，本實用新型用狀態機電路結構產生數字圖像縮放系統中場有效開始信號。
它包括輸入源圖像數據有效信號Ori_de和場同步信號ori_vs的依次連接的三級觸發器，將第三級觸發器的輸出反相然後與第二級觸發器的輸出相與得到與目標時鐘同步的源數據有效上升沿脈衝信號ori_de_l1和源場同步上升沿脈衝信號ori_vs_l1的與門，連接輸入源數據有效上升沿脈衝信號ori_de_l1和源場同步上升沿脈衝信號ori_vs_l1的有限狀態機(FSM)模塊，將ori_de_l1、有限狀態機(FSM)模塊的輸出端和ori_vs_l1取反後相與得到vde_start_tmp的與門以及與與門的輸出vde_start_tmp等信號相連接輸出場有效開始信號vde_start的鎖存器。
有限狀態機(FSM)模塊包括與ori_de_l1和ori_vs_l1信號連接的邏輯電路LUT4-5444，與邏輯電路LUT4-5444連接的狀態處理FDC模塊，與狀態處理FDC模塊連接的邏輯電路LUT4-4550以及與邏輯電路LUT4-4550連接輸出狀態信號linecnt的狀態處理FDC模塊。
在數字圖像縮放系統設計時，首先要確定目標圖像每幀開始的位置，即場有效開始信號vde_start。該信號每隔一幀產生一個目標時鐘周期寬度的高電平，可用於控制目標同步信號的產生，決定何時開始讀取行存儲器中的數據，及對垂直方向上縮放係數產生進行復位。由於源時鐘和目標時鐘完全不同步，必須加行存儲器以緩存數據。為了確保對存儲器的讀寫操作不互相衝突，必須要等待一段時間才能開始讀取數據，進行縮放處理輸出新圖像。在實際電路中加了4行行存儲器。當源圖像數據輸入兩行後，在開始寫第三行時，輸出一個時鐘寬度的vde_start脈衝；然後開始讀取數據，進行縮放運算，產生目標圖像像素。
為了用一簡單電路實現目標場有效信號開始的產生，採用了帶有限狀態機(FSM)電路結構來實現對輸入行的計數(linecnt)，從而產生vde_start信號。Linecnt為兩個比特位寬的狀態信號，在一幀圖像開始前清零，並在每一輸入行到來時增加1，當linecnt增加到3時不變，直到下一場開始時清零。在第三行到來前，即linecnt由2變到3時輸出一個時鐘周期寬的脈衝信號作為目標圖像的場有效信號的開始信號。
本實用新型用一個有限狀態機(FSM)結構來實現對輸入行的計數(linecnt)，從而產生vde_start信號。有限狀態機(FSM)結構及其內部電路都是將verilog HDL代碼由syplify Pro綜合工具綜合得到。Ori_de和ori_vs是源圖像數據有效信號和場同步信號。由於源同步信號與目標時鐘不同步，加了兩級觸發器(ori_de_d1、ori_de_d2和ori_vs_d1、ori_vs_d2)來消除跨時鐘信號帶來的不穩和毛刺。並將第三級觸發器的輸出(ori_de_d3和ori_vs_d3)取反，與上第二級觸發器的輸出，得到與目標時鐘同步的源數據有效上升沿脈衝信號ori_de_l1，和源場同步上升沿脈衝信號ori_vs_l1。它們只在一行或一場開始時第個時鐘周期為1，其餘為零。ori_de_l1和ori_vs_l1用於FSM的控制。當復位信號rst_n為零時對所有的寄存器清零。當ori_vs_l1為1時，對狀態信號linecnt進行清零。以後每當ori_de_l1為1時變化一次。其狀態變化為2』b00→2』b01→2』b10→2』b11→2』b11當linecnt達到2b』11後，就不再翻轉，直到下一場的ori_vs_l1為高清零後才會再變。當linecnt等於2』b10並且ori_de_l1為1、ori_vs_l1為零時，vde_start_tmp為1，其餘時候為零。將vde_start_tmp鎖存後輸出得到vde_start。由於linecnt的位寬小，翻轉很少，既節約了電路面積，又減少了能耗。
本實用新型的任務就是這樣完成的。
本實用新型電路簡單，功耗低，可靠性高，生產成本低。它可廣泛應用於各類顯示器的數字視頻信號圖像縮放中。


圖1為本實用新型的電路原理圖。
圖2為有限狀態機模塊的電路原理圖。
具體實施方式
實施例1.一種顯示器數字圖像縮放的場有效信號產生電路，如圖1～圖2所示。它包括輸入源圖像數據有效信號Ori_de和場同步信號ori_vs的依次連接的三級觸發器(1)，將第三級觸發器(2)的輸出反相然後與第二級觸發器(3)的輸出相與得到與目標時鐘同步的源數據有效上升沿脈衝信號ori_de_l1和源場同步上升沿脈衝信號ori_vs_l1的與門(4)，連接輸入源數據有效上升沿脈衝信號ori_de_l1和源場同步上升沿脈衝信號ori_vs_l1的有限狀態機(FSM)模塊(5)，將ori_de_l1、有限狀態機(FSM)模塊5的輸出端和ori_vs_l1取反後相與得到vde_start_tmp的與門(6)以及與與門(6)的輸出vde_start_tmp等信號相連接輸出場有效開始信號vde_start的鎖存器(7)。
有限狀態機(FSM)模塊(5)包括與ori_de_l1和ori_vs_l1信號連接的邏輯電路LUT4-5444(8)，與邏輯電路LUT4-5444(8)連接的狀態處理FDC模塊(9)，與狀態處理FDC模塊(9)連接的邏輯電路LUT4-4550(10)以及與邏輯電路LUT4-4550(10)連接輸出狀態信號linecnt的狀態處理FDC模塊(11)。
實施例1電路簡單，功耗低，可靠性高。可廣泛應用於各類顯示器的數字視頻信號圖像縮放中。
權利要求1.一種顯示器數字圖像縮放的場有效信號產生電路，其特徵在於它至少包括輸入源圖像數據有效信號Ori_de和場同步信號ori_vs的依次連接的三級觸發器，將第三級觸發器的輸出反相然後與第二級觸發器的輸出相與得到與目標時鐘同步的源數據有效上升沿脈衝信號ori_de_l1和源場同步上升沿脈衝信號ori_vs_l1的與門，連接輸入源數據有效上升沿脈衝信號ori_de_l1和源場同步上升沿脈衝信號ori_vs_l1的有限狀態機(FSM)模塊，將ori_de_l1、有限狀態機(FSM)模塊的輸出端和ori_vs_l1取反後相與得到vde_start_tmp的與門以及與與門的輸出vde_start_tmp等信號相連接輸出場有效開始信號vde_start的鎖存器。
2.按照權利要求1所述的顯示器數字圖像縮放的場有效信號產生電路，其特徵在於所說的有限狀態機(FSM)模塊包括與ori_de_l1和ori_vs_l1信號連接的邏輯電路LUT4-5444，與邏輯電路LUT4-5444連接的狀態處理FDC模塊，與狀態處理FDC模塊連接的邏輯電路LUT4-4550以及與邏輯電路LUT4-4550連接輸出狀態信號linecnt的狀態處理FDC模塊。
專利摘要一種顯示器數字圖像縮放的場有效信號產生電路，屬於顯示器技術。它包括輸入源圖像有效信號和場同步信號的三級觸發器，將第三級觸發器的輸出反相然後與第二級觸發器的輸出相與得到與目標時鐘同步的源數據有效上升沿脈衝信號和源場同步上升沿脈衝信號的與門，連接輸入源數據有效上升沿脈衝信號和源場同步上升沿脈衝信號的有限狀態機模塊，將ori_de_11、有限狀態機模塊的輸出端和ori_vs_11取反後相與的與門以及與與門的輸出信號連接的鎖存器。有限狀態機模塊包括邏輯電路LUT4－5444、狀態處理FDC模塊、邏輯電路LUT4－4550及狀態處理FDC模塊。它電路簡單，功耗低，可靠性高。可廣泛應用於各類顯示器的數字視頻信號圖像縮放中。
文檔編號G09G5/18GK2613022SQ0321671
公開日2004年4月21日 申請日期2003年4月22日 優先權日2003年4月22日
發明者何雲鵬, 戰嘉瑾, 丁勇, 劉志恆, 陳永強, 繆建兵 申請人:海信集團有限公司