連接安置有被動組件的電路板結構及其疊放連接結構的製作方法

2023-06-11 05:27:31 3

專利名稱：連接安置有被動組件的電路板結構及其疊放連接結構的製作方法
技術領域：
本發明涉及一種連接安置有被動組件的電路板結構及其疊放連 接結構，尤指一種整合有半導體組件與被動組件的電路板結構及其疊 放連接結構。
背景技術：
電子產品輕小化已是現今電子產業發展的趨勢，而隨著電子產品 製作的小型化，對於各種不同功能的半導體組件鑲嵌在一電路板上， 則有朝更高密度的需求。因此，為應對上述的需求，而在單一封裝件 的晶片承載件(例如基板或導線架)上連接安置並電性連接有至少兩個 以上的半導體晶片，且晶片與承載件間的連接安置方式為將半導體芯 片一一向上疊放連接在承載件上，再以焊線進行電性連接。
請參閱圖1，為美國專利第5, 323， 060號的多晶片半導體封裝件 2的剖面示意圖，其為將一第一半導體晶片22a連接安置於一電路板 21上，並通過第一焊線23a以電性連接至該電路板21，且採用疊放連 接(stacked)方式以將一第二半導體晶片22b間隔一膠層24疊放連接 於該第一半導體晶片22a上，而該膠層24的材質一般為環氧膠(印oxy) 或膠帶(tape)，之後再通過一第二焊線23b電性連接至該電路板21。 但是該第一半導體晶片22a的焊線工藝(wire bonding)需在該第二半 導體晶片22b疊放連接完成前先進行，亦即每一層晶片的粘晶(die bonding)工藝及焊線工藝均需分別進行，因而增加額外的工藝複雜度 ;再者，由於該第一半導體晶片22a、膠層24與第二半導體晶片22b 為一一順序向上疊放連接於該電路板21上，且為有效防止第二半導體 晶片22b觸碰至第一焊線23a，該膠層24厚度必須增高至該第一焊線 23a的線弧高度以上，如此，不僅增加該多晶片的半導體封裝件2的整 體厚度，而不利於半導體裝置的輕薄化，同時因該膠層24的整體厚度
均勻控制不容易，甚至導致該第二半導體晶片22b觸碰至第一焊線23a 或該第一焊線23a與該第二焊線23b接觸產生短路等不良問題。
此外，電子產品在集成化的趨勢下，為提高電子產品的使用功能， 並且降低電子產品的高度，遂將半導體組件內嵌於承載板的技術逐漸 受到重視，而嵌埋於電路板的半導體組件可為主動組件或被動組件。 如圖2所示，為現有將半導體組件嵌埋於一電路板中的結構示意圖， 在一承載板30上表面形成有至少一開口 301 ，該開口 301用以安裝一 半導體組件31，而該半導體組件31具有一作用面31a，且該作用面31a 具有多電極墊312，於該承載板30上表面以及該半導體組件31的作用 面31a上形成一介電層32，並於該介電層32上形成一線路層33，且 該線路層33具有多導電結構331以連接該半導體組件31的電極墊 312，依此增加層方式形成多層線路層以及介電層，從而以構成一多層 電路板。
然而於上述工藝中，由於單一承載板30嵌埋單一半導體組件31 的電性功能有限，若要增加該承載板30的電性功能則必須增加該半導 體組件31的數量，如此則必須在該承載板30上開設多個開口 301，但 該承載板30的面積有限無法擴大，因而限制了承載板30電性功能的 擴充與發展。
因此，如何將半導體組件嵌埋於電路板中，並同時強化其電性需 求及功能，以提升電性功能及縮小半導體封裝體積，已成為電路板業 界的重要課題。

發明內容
鑑於前述現有技術的缺失，本發明的主要目的是提供一種連接安 置有被動組件的電路板結構及其疊放連接結構，從而縮短電性傳導路 徑。
本發明的另一目的是提供一種連接安置有被動組件的電路板結 構及其疊放連接結構，得以有效利用承載板的空間以縮小模塊化的體 積。
為達上述目的及其它相關的目的，本發明提供一種連接安置有被 動組件的電路板結構，包括:一承載板，具有至少一貫穿的開口，於該
開口中連接安置有一具主動面的半導體組件，且該主動面具有多電極
墊；一介電層，是形成於該承載板表面及半導體組件的主動面，且該 介電層形成有開孔以露出該半導體組件的電極墊； 一線路層，是形成 於該介電層表面，且在該介電層的開孔中形成有導電結構以電性連接 該半導體組件的電極墊，又該線路層具有多接觸墊(land);至少一被 動組件，是連接安置在該接觸墊上以電性連接該線路層；以及一線路 增加層結構，是形成於該介電層、線路層及被動組件表面，且該線路 增加層結構中形成有多個導電結構以電性連接至該線路層。
前述的電路板結構中，該承載板連接安置有半導體組件的主動面 相對一側的表面形成有一粘著材料，且該粘著材料是填充於該半導體 組件及開口的間隙中，從而得以固定該半導體組件；該承載板為金屬 板、絕緣板或具有線路的電路板；而該半導體組件為主動組件，另外 該被動組件為電阻、電容及電感所組成群組的其中之一。
優選地，該線路增加層結構是包括至少一介電層、疊放連接安置 於該介電層上的線路層、以及形成於該介電層中的導電結構，該導電 結構用以供該線路層電性連接至該半導體組件；另外於該線路增加層 結構表面具有一防焊層，且該防焊層表面具有多個開孔，從而以顯露 線路增加層結構的電性連接墊。
本發明還提供一種連接安置有被動組件的電路板疊放連接結構， 包括至少兩個承載板，各具有至少一貫穿的開口，於該開口中連接 安置有一具主動面及與之相對的非主動面的半導體組件，且該主動面 具有多電極墊，並於該兩個承載板表面及半導體組件的非主動面之間 以一粘著層結合成一體；介電層，是分別形成於該些承載板表面及半 導體組件的主動面，且該些介電層形成有開孔以露出該半導體組件的 電極墊；線路層，是分別形成於該些介電層表面，且在該些介電層的 開孔中形成有導電結構以電性連接該半導體組件的電極墊，又該線路 層具有多接觸墊(land);至少一被動組件，是連接安置在該接觸墊上 以電性連接該線路層；以及線路增加層結構，是形成於該介電層、線 路層及被動組件表面，且該線路增加層結構中形成有多個導電結構以 電性連接至該線路層。
該疊放連接結構還包括至少一電鍍導通孔，是貫穿該兩承載板及
介電層以電性連接該兩形成有半導體組件的承載板的線路層。
本發明是在承載板之中嵌埋半導體組件，並整合被動組件，從而 可增加其電性功能及電子組件間的傳輸速率，且可通過粘著層以結合 成一疊放連接結構，藉以利用承載板的空間以縮小封裝結構的整體體 積。


圖1是顯示美國專利第5， 323， 060號的疊放連接半導體晶片的多 晶片半導體封裝件的剖面示意圖2為現有嵌埋半導體組件的電路板示意圖3A至3D是顯示本發明的連接安置被動組件的電路板結構的第 一實施例的製法剖視圖；以及
圖4是顯示本發明的連接安置被動組件的電路板結構的第二實 施例的剖視圖。 主要組件符號說明
11、 11，、30
110、 110，、301開口
112粘著材
12、 12，、31特腳牛
15、 15，被動組件
121、 121，、312電鵬
13、 13，、161、 161， 、 20、 32介鴨
12a、 12a，主動面
12b、 12b，非主動面
130、 130'、170、 17(T開孔
14、 14，、162、 162，繼各層
141、 141，、163、 163， 、 331導電鍋
142、 142，撤趣
16、 16，鄉各增鵬鍋
164、 164，
17、 17，防焊層
18 禾據層
19 電鍍導通孔 21 頓各板
22a 第一特體晶片
22b 第二特體晶片
23a 第一麟
23b 第二職
24 鵬
2 特働謝牛
31a 作用面
33 鄉各層
具體實施例方式
以下是通過特定的具體實施例說明本發明的實施方式，所屬技術 領域中具有通常知識者可由本說明書所揭示的內容輕易地了解本發明 的優點與功效。 第一實施例
以下結合圖3A至圖3D詳細說明本發明的連接安置被動組件的電 路板結構的第一實施例的製法流程示意圖。
請參閱圖3A，首先提供一承載板11，該承載板11具有至少一貫 穿的開口 110，而該承載板11為金屬板、絕緣板或具有線路的電路板， 於該開口 110中連接安置有一具主動面12a的半導體組件12，且該主 動面12a具有多電極墊121，而該半導體組件12為CPU或內存(DRAM、 SRAM、 SDRAM)等主動組件。其中於該連接安置有半導體組件12的主 動面12a相對一側的承載板11表面形成有一粘著材112，且該粘著材 112是填充於該半導體組件12及開口 110所形成的間隙中，從而以固 定該半導體組件12。
請參閱圖3B，於該承載板11表面及半導體組件12的主動面12a 形成一介電層13，且該介電層13形成有開孔130以露出該半導體組件 12的電極墊121;該介電層13可為環氧樹脂(Epoxy resin)、聚醯亞 胺(Polyimide)、氰脂(Cyanate ester)、玻璃纖維(Glass fiber)、
雙順丁烯二酸醯亞胺/三氮阱(BT， Bismaleimide triazine)或混合 玻璃纖維與環氧樹脂等材質所構成。
請參閱圖3C，於該介電層13表面形成有一線路層14,且在該介 電層13的開孔130中形成有導電結構141以電性連接該半導體組件12 的電極墊121，又該線路層14具有多接觸墊142(land)，於該接觸墊 142上連接安置有至少一被動組件15，使該被動組件15電性連接該線 路層14，而該被動組件為電容(c即acitors)、電阻(resistor)或電 感(inductors)等被動組件。
同時，該電阻材料可選自例如銀粉(Silver powder)或碳顆粒
(Carbon particle)散布於樹脂中，氧化釕(Ru02)與玻璃粉末散布 在一粘結劑(Binder)塗布再固化而形成，或如鎳鉻(Ni-Cr)、鎳磷
(Ni-P)、鎳錫(Ni-Sn)、鉻鋁(Cr-Al)、及氮化鈦(TaN)合金等而 填充於該被動組件區域中；該電容材料則為介電常數大的高介電層， 是由如高分子材料、陶瓷材料、陶瓷粉末填充的高分子及其相似物等， 其材料可例如為鈦酸鋇(Barium-titanate)、鈦酸鋯鉛
(Lead-zirconate-titanate)、無定形氫化碳(Amorphous hydrogenated carbon),或其粉末散布於粘結齊U (Binder)。
請參閱圖3D，於該介電層13、線路層14及被動組件15表面復 形成一線路增加層結構16，該線路增加層結構16包括有介電層161、 疊放置於該介電層161上的線路層162，以及形成於該介電層161中的 導電結構163，且該導電結構163電性連接至該線路層14，又該線路 增加層結構16表面形成有多電性連接墊164，另於該線路增加層結構 16表面具有一防焊層17，且該防焊層17表面具有多個開孔170，從而 以顯露線路增加層結構16的電性連接墊164，而得通過該線路增加層 結構16以增加電性功能。
依上述的製法，本發明復提供一連接安置有被動組件的電路板結 構，包括:具有至少一貫穿開口 110的承載板11，於該開口 110中連接 安置有一具主動面12a的半導體組件12，且該主動面12a具有多電極 墊121 ;介電層13，是形成於該承載板11表面及半導體組件12的主 動面，且該介電層13形成有開孔130以露出該半導體組件12的電極 墊121;線路層14，是形成於該介電層13表面，且在該介電層13的
開孔130中形成有導電結構141以電性連接該半導體組件12的電極墊 121，又該線路層14具有多接觸墊142(larul);以及至少一被動組件 15，是連接安置在該接觸墊142上以電性連接該線路層14。
由於該被動組件15是連接安置在線路層14的接觸墊142上，而 可配合嵌埋在承載板11的開口 110中的半導體組件12以提升電性功 能，並可縮小半導體封裝體積。 第二實施例
請參閱圖4，是說明本發明的連接安置有被動組件的電路板疊放 連接結構，主要包括:至少兩個承載板ll，ll，，其各具有至少一貫穿 的開口110，110，，於該些開口 110,110，中分別連接安置有一具主動 面12a, 12a'及與之相對應的非主動面12b， 12b'的半導體組件 12,12'，且該主動面12a， 12a'具有多電極墊121， 121'，並於該二 承載板ll，lT表面及半導體組件12，12'的非主動面12b， 12b'的一 側之間以一粘著層18結合成一體；於該承載板11， 11'表面及半導體 組件12，12'的主動面12a，12a'分別形成一介電層13， 13'，且該介 電層13，13'形成有開孔130， 130'以露出該半導體組件12，12'的電 極墊121， 121';於該介電層13，13'表面系形成有一線路層14， 14'， 且在該介電層13，13'的開孔130，130'中形成有導電結構141， 141' 以電性連接該半導體組件12，12'的電極墊121，121'，又該線路層 14,14，具有多接觸墊142，142'以供連接安置至少一被動組件 15， 15'，使該被動組件15, 15'電性連接該線路層14， 14';線路增 加層結構16, 16'是形成於該介電層13，13'、線路層14，14'及被動 組件15, 15'表面，且該線路增加層結構16， 16'中形成有多個導電結 構163以電性連接至該線路層14，14'。
依據上述的構造，得將該嵌埋有半導體組件12，12'及連接安置 有被動組件15， 15'的兩個承載板結構通過該粘著層18以壓合成一 體，從而可提高電性功能。
復包括至少一貫穿該承載板ll,ir及介電層13，13'的電鍍導 通孔19，且該電鍍導通孔19是電性連接兩線路層14， 14';該線路增 加層結構16，16'包括有介電層161, 161'、疊放置於該介電層上的線 路層162， 162'，以及形成於該介電層中的導電結構163，163'，又該
線路增加層結構16， 16'表面形成有多電性連接墊164，164'，另於該 線路增加層結構16，16'表面具有一防焊層17，17'，且該防焊層 17,17'表面具有多個開孔170，170'，從而以顯露該線路增加層結構 16,16，的電性連接墊164, 164，。
而可在該嵌埋有半導體組件12， 12'及連接安置有被動組件 15,15'的二承載板ll，ir以電鍍導通孔19電性連接並通過形成線 路增加層結構16，16'以增加電性連接功能。
該承載板ll，lT為金屬板、絕緣板或具有線路的電路板，而該 半導體組件12，12'為主動組件，又該被動組件為電阻、電容及電感所 組成群組的其中之一。
本發明是先將半導體組件埋入承載板再連接安置被動組件以完 成該電路板結構，並通過壓合該電路板結構以成為一疊放連接結構， 而可有效利用承載板的空間以縮小模塊化的體積，且可依需要作不同 的組合及變更，以響應不同的使用需要，因而得有較佳的變換彈性。
上述實施例僅例示性說明本發明的原理及其功效，而非用於限制 本發明。任何所屬技術領域中具有通常知識者均可在不違背本發明的 精神及範疇下，對上述實施例進行修飾與改變。因此，本發明的權利 保護範圍，應如申請專利範圍所列。
權利要求
1.一種連接安置有被動組件的電路板結構，包括一承載板，具有至少一貫穿的開口，於該開口中連接安置有一具主動面的半導體組件，且該主動面具有多電極墊；一介電層，形成於該承載板表面及半導體組件的主動面，且該介電層形成有開孔以露出該半導體組件的電極墊；一線路層，形成於該介電層表面，且在該介電層的開孔中形成有導電結構以電性連接該半導體組件的電極墊，且該線路層具有多接觸墊；至少一被動組件，連接安置在該接觸墊上以電性連接該線路層；以及一線路增加層結構，是形成於該介電層、線路層及被動組件表面，且該線路增加層結構中形成有多個導電結構以電性連接至該線路層。
2. 如權利要求l所述的連接安置有被動組件的電路板結構，其中， 該承載板連接安置有半導體組件的主動面相對的一側的表面形成 有一粘著材，且該粘著材填充於該半導體組件及開口的間隙中， 從而固定該半導體組件。
3. 如權利要求l所述的連接安置有被動組件的電路板結構，其中， 該承載板為金屬板、絕緣板及具有線路的電路板的其中之一。
4. 如權利要求l所述的連接安置有被動組件的電路板結構，其中， 該半導體組件為主動組件。
5. 如權利要求l所述的連接安置有被動組件的電路板結構，其中， 該線路增加層結構表面具有多電性連接墊。
6. 如權利要求5所述的連接安置有被動組件的電路板結構，還包括 該線路增加層結構表面具有一防焊層，且該防悍層表面具有多個 開孔，以顯露線路增加層結構的電性連接墊。
7. 如權利要求l所述的連接安置有被動組件的電路板結構，其中， 該線路增加層結構包括有介電層、疊放置於該介電層上的線路層， 以及形成於該介電層中的導電結構。
8. 如權利要求l所述的連接安置有被動組件的電路板結構，其中， 該被動組件為電阻、電容及電感所組成群組的其中之一。
9. 一種連接安置有被動組件的電路板疊放連接結構，包括至少兩個承載板，各具有至少一貫穿的開口，於該開口中連接 安置有一具有主動面及與之相對的非主動面的半導體組件，且該主 動面具有多電極墊，並於該兩個承載板表面及半導體組件的非主動 面之間以一粘著層結合成一體；介電層，分別形成於該些承載板表面及半導體組件的主動面， 且該些介電層形成有開孔以露出該半導體組件的電極墊；線路層，分別形成於該些介電層表面，且在該些介電層的開孔 中形成有導電結構以電性連接該半導體組件的電極墊，又該線路層 具有多接觸墊；至少一被動組件，連接安置在該接觸墊上以電性連接該線路層 ;以及線路增加層結構，是形成於該些介電層、線路層及被動組件表 面，且該線路增加層結構中形成有多個導電結構以電性連接至該線 路層。
10. 如權利要求9所述的連接安置有被動組件的電路板疊放連接結 構，其中，該承載板連接安置有半導體組件的主動面相對之一側 的表面形成有一粘著材，且該粘著材填充於該半導體組件及開口 之間隙中，從而固定該半導體組件。
11. 如權利要求9所述的連接安置有被動組件的電路板疊放連接結 構，其中，該承載板為金屬板、絕緣板及具有線路的電路板的其 中之一。
12. 如權利要求9所述的連接安置有被動組件的電路板疊放連接結 構，其中，該半導體組件為主動組件。
13. 如權利要求9所述的連接安置有被動組件的電路板疊放連接結 構，其中，該線路增加層結構表面形成有多電性連接墊。
14. 如權利要求13所述的連接安置有被動組件的電路板疊放連接結 構，還包括該線路增加層結構表面具有一防焊層，且該防焊層表 面具有多個開孔，以顯露線路增加層結構的電性連接墊。
15. 如權利要求9所述的連接安置有被動組件的電路板疊放連接結 構，其中，該線路增加層結構包括有介電層、疊放置於該介電層 上的線路層，以及形成於該介電層中的導電結構。
16. 如權利要求9所述的連接安置有被動組件的電路板疊放連接結 構，其中，該被動組件為電阻、電容及電感所組成群組的其中之
17. 如權利要求9所述的連接安置有被動組件的電路板疊放連接結 構，還包括至少一電鍍導通孔，是貫穿該兩承載板及介電層，從 而以電性連接該兩形成有半導體組件的承載板的線路層。
全文摘要
具有被動組件的電路板結構及其疊放連接結構，包括承載板，具有至少一貫穿的開口，於開口中連接安置具主動面的半導體組件，主動面具有多電極墊；介電層，形成於承載板表面及半導體組件的主動面，介電層有開孔以露出半導體組件的電極墊；線路層，形成於介電層表面，在介電層的開孔中有導電結構以電性連接半導體組件的電極墊，線路層具有多接觸墊；至少一被動組件，接置在接觸墊上以電性連接線路層；線路增加層結構，形成於介電層、線路層及被動組件表面，且線路增加層結構中形成多導電結構以電性連接至線路層，將被動組件嵌埋在線路增加層結構中，並配合半導體組件提升整體結構的電性功能及電子組件間的傳輸速率，及縮小半導體封裝整體體積。
文檔編號H01L21/60GK101360392SQ200710139749
公開日2009年2月4日 申請日期2007年7月30日 優先權日2007年7月30日
發明者張家維, 連仲城 申請人:全懋精密科技股份有限公司