靜電放電防護裝置、其製造方法及用於其的漏極的製作方法

2023-06-11 07:50:56

專利名稱：靜電放電防護裝置、其製造方法及用於其的漏極的製作方法
技術領域：
本發明涉及靜電放電(ESD)防護裝置及其製造方法，且特別涉及一種保護高電壓 半導體裝置的靜電放電防護裝置及其製造方法。
背景技術：
靜電可在集成電路附近產生極高的電壓，而使集成電路遭受靜電放電事件(ESD event)。當靜電能量釋放時，可產生高電流通過集成電路裝置。例如，當某人帶有靜電並碰 觸集成電路的插腳(Pin)時，釋放至集成電路上的靜電可產生高電壓及高電流至集成電路 的輸入或輸出緩衝器。既然靜電放電具有毀壞裝置及整個集成電路的潛在危險，其對於半 導體裝置是不可輕忽的問題。集成電路通常會將靜電放電防護裝置整合於其中。靜電放電防護裝置可提供路徑 給電流，以使靜電放電瞬間發生時，將靜電放電導致靜電放電防護裝置而非流經受其保護 的裝置。在靜電放電防護裝置中，傳統是使用高電壓η型阱區裝置，特別是用以防護高電壓 半導體裝置。

發明內容
依照本發明一實施例所述的一種靜電放電(ESD)防護裝置，包括一 ρ型阱區，位 於一基材中；一 η型阱區，位於此基材中；一高電壓η型阱區(HVNW)，位於此基材中的此η 型阱區及此P型阱區之間；一η+源極區域，位於此ρ型阱區中；以及多個η+漏極區域，位於 此η型阱區中。依照本發明另一實施例所述的一種用於靜電放電(ESD)裝置的漏極，包括一摻 雜阱區；多個高度摻雜區域，位於此摻雜阱區中，其中每個高度摻雜阱區與所有其他高度摻 雜區域物理性隔離(physically isolated)；以及多個接觸點，其中至少一接觸點電性連接 至每個高度摻雜區域。依照本發明又一實施例所述的一種靜電放電防護裝置的製造方法，包括形成一 P型阱區於一半導體基材中；形成一高電壓η型阱區於此半導體基材中；形成一深η型阱區 於此高電壓η型阱區中；以及形成η+區域於此深η型阱區中。為讓本發明的上述和其他目的、特徵、和優點能更明顯易懂，下文特舉出較佳實施 例，並配合所附附圖，作詳細說明如下。


圖1顯示為一傳統高電壓η型阱區裝置的輸出(layout)。圖2顯示為一傳統高電壓η型阱區裝置的剖面圖。圖3Α顯示為一傳統高電壓η型阱區裝置的漏極的平視圖。圖3Β顯示為一傳統高電壓η型阱區裝置的漏極的剖面圖。圖4Α顯示為依照本發明一實施例的靜電放電裝置的漏極的平視圖。
圖4B顯示為依照本發明一實施例的靜電放電裝置的漏極的剖面圖。圖5A-圖5J顯示為依照本發明一實施例的靜電放電裝置的製造過程。並且，上述附圖中的附圖標記說明如下2 防護環4 η+摻雜源極6 高電壓η型阱區8 η+摻雜漏極20、22、32 場氧化層24 η型摻雜區域26 ρ型摻雜阱區28 柵極結構30 基材34 η型漏極擴散區域 36 η型阱區40 接觸點50 漏極52 η型漏極擴散區域 54 η型摻雜區域56 接觸點102 基材104 外延基材106 光致抗蝕劑層108 ρ型阱區110 光致抗蝕劑層112 高電壓η型阱區114 光致抗蝕劑層116 深η型阱區118 硬掩模層120 場氧化層122 光致抗蝕劑層124 ρ型阱區中的η+區域126 深η型阱區中的η+區域128 光致抗蝕劑層 130 ρ+區域132 硬掩模層134 柵極結構136 介電層138 硬掩模140 開口142 接觸點
具體實施例方式以下將詳細討論本發明各種實施例的製造及使用方法。然而值得注意的是，本發 明所提供的許多可行的發明概念可實施在各種特定範圍中。這些特定實施例僅用於舉例說 明本發明的製造及使用方法，但非用於限定本發明的範圍。本發明將描述特定範圍中的對應實施例，稱為靜電放電(ESD)防護裝置。圖1顯示為傳統高電壓η型阱區(HVNW)裝置。P+摻雜防護環2 (guard-ring)環 繞此圓形裝置。防護環2內為η+摻雜源極4。源極4內為高電壓η型阱區6及η+摻雜漏 極8。圖2顯示為圖1中的傳統裝置沿著X-X軸切的剖面圖。兩個場氧化層20及22將防護環2隔離。源極4位於η型漏極擴散區域24中。防護環2及η型摻雜區域24皆位於 P型摻雜阱區26中。位於基材30上的柵極結構28自η型摻雜區域24的內部邊緣延伸至 另一場氧化層32並將其部分覆蓋。部分的柵極28及場氧化層32覆蓋高電壓η型阱區6。 場氧化層32延伸至漏極8的外緣。漏極8位於η型阱區36中的η型漏極擴散區域34。η 型阱區36延伸至高電壓η型阱區6。通常，此傳統裝置電性連接在集成電路的輸入/輸出墊之間。當靜電放電發生的瞬間，裝置即啟動並將電流導離其他在集成電路上的裝置。圖3A及圖3B顯示為傳統裝置的漏極8。圖3A顯示為漏極8的平視圖。圖3B顯 示為漏極8的剖面圖。在兩圖中，η+摻雜漏極8皆是由一個含多個接觸點40的η+摻雜區 域組成。接觸點40緊密集中在漏極8的中央。通常，接觸點40為集中在漏極8中央的直 徑約12 μ m的區域內，漏極8的直徑為約50 μ m。如以下更詳盡的討論，在單一 η+摻雜區域中的接觸點40濃度可造成電流聚集在 靠近群組邊緣的接觸點40。靠近群組邊緣的接觸點與源極之間的路徑相較於內部接觸點與 源極之間的路徑具有較低的電阻。因此，通常較多的電流是流經外部的接觸點。當流經外 部接觸點的電流增加，會導致這些接觸點過熱而毀損，且最終將導致整個裝置毀損。圖4Α及圖4Β顯示為本發明的一實施例。圖4Α顯示為漏極50的平視圖，圖4Β顯 示為漏極50的剖面圖。在兩圖中，η型漏極擴散區域52中具有多個η+摻雜區域54並構成 漏極50。每個η+摻雜區域54具有一接觸點56。每個η型漏極區域54的直徑為約2. 5 μ m， 且η型阱區36的直徑為約75 μ m。換句話說，η型漏極區域54及η型阱區36的面積各自 為4. 91 μ m2及4，420 μ m2。然而，本領域普通技術人員可知這些數值會隨著本發明的技術 需求而有所增減，例如η型漏極區域54及η型阱區36的面積可各自介於4至6 μ m2之間 及 4，000 至 5，000 μ m2 之間。再者，本發明的一實施例具有約100個η+摻雜區域，雖然其可能會有所變動。這 些η+摻雜區域54集中在η型阱區36中心面積約2，000至2，500 μ m2的區域中，例如在中 心面積約2，200 μ m2的區域中。每個η+摻雜區域54的邊緣與其他η+摻雜區域54的每個 邊緣間隔至少Ιμπι。因此，此Iym的距離作為所有η+摻雜區域54之間的緩衝。如此，η+ 摻雜區域54群聚(clustered)在η型阱區中，η+摻雜區域54於η型阱區中的濃度為約1 個/15-25平方微米(μ m2)，較佳為1個/19平方微米(μ m2)。雖然前述已針對特定實施例 描述其尺寸，然而本領域普通技術人員可知此尺寸可隨任何特定應用而變化，且仍不脫離 本發明的範圍。在這些實施例中，η+摻雜區域或漏極的性質通常可隨著創造這些具有接觸點56 的多個獨立η+摻雜區域54而有所改良，以避免過量的電流流經外部接觸點造成接觸點損 壞。通常，當流經η+摻雜區域或漏極的電流增加時，η+摻雜區域或漏極中的電阻也會增 力口。再者，一般已知的是，兩接觸點之間的距離可影響兩接觸點之間的電阻，特別是在半導 體裝置中，兩接觸點間的距離較長通常會有較大的電阻(假設全部的接點及其他變數為相 等的)。因此，對於圖3Α及圖3Β所示的傳統裝置來說，在η+摻雜源極4之間最小的電阻 為在電流流經的η+摻雜源極4及與其最接近的外部接觸點之間。因為全部接觸點40皆位 於單一的η+摻雜漏極8中，所有其他變數皆相等，且因為傳統裝置的每個接觸點40共用相 同的η+摻雜漏極8，使其無法有效地使用η+摻雜漏極8的電阻性質來影響電流流經每個接 觸點40。因此，當靜電放電防護事件發生且電流流至η+摻雜漏極時，由於至外部接觸點具 有最短的路徑，這些外部接觸點可能會接收大量的電流，且會因高電流對這些接觸點帶來 高熱損壞而無法作用。然而，在本發明實施例中使用多個各自含有接觸點56的η+摻雜區域54。因此， 每個η+摻雜區域54可有效地使電流流經每個接觸點56。在靜電放電事件發生前，η+摻雜區域56通常不會決定哪一個接觸點56至源極之間有最小電阻，但源極與每個接觸點56之 間的距離決定了至哪一個接觸點56有最小電阻。因此，在靜電放電事件剛開始時，電流有 較多的可能是流經η+摻雜區域54及最外部的接觸點56。但當電流流經η+摻雜區域的量 增加時，電流所流經的η+摻雜區域的電阻也會增加。如此，當外部接觸點56的電阻增加至 大於某些內部接觸點56的程度時，電流將開始流經內部接觸點56。此特徵其可由將η+摻 雜區域分隔而使每個接觸點56分隔以達成。通過分隔這些η+摻雜區域54，每個接觸點56 的電阻性質可獨立操作。相對於傳統裝置由於無法獨立操作η+摻雜漏極電阻以區別這些 接觸點40，則無法利用這些性質。因此，本發明所提供的實施例可使電流更一致的流經接觸 點56，以減少這些接觸點56的熱損壞。圖5Α-圖5J顯示為依照本發明實施例製造靜電放電(ESD)裝置的工藝。在圖5Α 中，外延基材104形成在基材102上。在圖5Β中，將光致抗蝕劑層106圖案化以暴露外延 基材中欲形成P型阱區108的區域。摻雜ρ型雜質至外延基材104中以形成ρ型阱區108， 並接著移除光致抗蝕劑層106。在圖5C中，將在外延基材104上的光致抗蝕劑層106圖案 化，以暴露出外延基材104中欲形成高電壓η型阱區112的區域。摻雜η型雜質至外延基 材中形成高電壓η型阱區112。接著，移除光致抗蝕劑層110。在圖5D中，形成一光致抗蝕劑層114，暴露出外延基材104中欲形成深η型阱區 116的區域。接著，摻雜η型雜質至外延基材104中以形成深η型阱區116。在圖5Ε中，形成場氧化層120在外延基材104上由掩模層108所暴露的區域。或 者，場氧化層120可為淺溝槽隔離(STI)。在圖5F中，將在外延基材104上的另一光致抗蝕劑層122圖案化，以暴露出一部 分的P型阱區108及一部分的深η型阱區116。此深η型阱區116的暴露區域由多個分布 於深η型阱區116的表面區域所組成。接著，添加η型雜質以在ρ型阱區108形成η+區域 124及在深η型阱區116中形成多個η+區域126。在圖5G中，將光致抗蝕劑層128圖案化 以暴露出P型阱區中欲形成P+區域130的區域。接著，摻雜P型雜質至此暴露區域中。圖5Η顯示為一介電層(未顯示)形成在外延基材104上及一多晶矽層(未顯示) 形成在此介電層上。將硬掩模層132圖案化以覆蓋多晶矽層上的將要形成柵極結構的區 域。接著，蝕刻多晶矽層及介電層以在外延基材104上形成柵極結構134，或也可使用其他 本領域公知工藝來形成柵極結構134。在圖51中，移除硬掩模層132及形成介電層136於外延基材104上。形成硬掩模 138於介電層136上並將其圖案化以暴露出介電層136中將要形成接觸點的區域。接著，蝕 刻介電層136以形成開口 140，並移除硬掩模138。如圖5J所示，接著將介電層136中的開 口填滿金屬以形成接觸點142，且由研磨將所有多出的金屬移除，例如化學機械研磨。雖然本發明已以數個較佳實施例公開如上，然而其並非用以限定本發明，任何本 領域普通技術人員，在不脫離本發明的精神和範圍內，當可作任意的更動與潤飾，因此本發 明的保護範圍當視隨附的權利要求所界定的範圍為準。此外，本發明的範圍不限定於本說明書所述的特定程序、機器、製造、物質的組合、功能、方法或步驟。本領域普通技術人員將可依照本發明所揭示的現有或未來所發展的特 定程序、機器、製造、物質的組合、功能、方法或步驟達成相同的功能或相同的結果。因此本 發明的保護範圍包含這些程序、機器、製造、物質的組合、功能、方法或步驟。
權利要求
一種靜電放電防護裝置，包括一p型阱區，位於一基材中；一n型阱區，位於該基材中；一高電壓n型阱區，位於該基材中的該n型阱區及該p型阱區之間；一n+源極區域，位於該p型阱區中；以及多個n+漏極區域，位於該n型阱區中。
2.如權利要求1所述的靜電放電防護裝置，其中每個η+漏極區域皆電性連接至少一對 應的接觸點。
3.如權利要求1所述的靜電放電防護裝置，其中該η型阱區的面積介於4，OOO至 5，000 μ m2之間，且其中每個η+漏極區域的面積介於4至6 μ m2之間。
4.如權利要求1所述的靜電放電防護裝置，其中該η型阱區的面積介於4，000至 5，000 μ m2之間，且其中每個η+漏極區域的每個邊距離其他該η+漏極區域的每個邊至少約 1 μ m0
5.如權利要求1所述的靜電放電防護裝置，其中該多個η+漏極區域包含至少100個 η+漏極區域。
6.如權利要求1所述的靜電放電防護裝置，其中該多個η+漏極區域聚集成為一群組， 且該群組位於該η型阱區中央。
7.如權利要求6所述的靜電放電防護裝置，其中該η型阱區的面積介於4，000至 5，000 μ m2之間，且其中該群組位於一面積為2，000至2，500 μ m2的區域中。
8.如權利要求6所述的靜電放電防護裝置，其中該η型阱區的面積介於4，000至 5，000 μ m2之間，且其中該由多個η十漏極區域組成的群組的濃度為每15-25 μ m2—個η+漏 極區域。
9.一種用於靜電放電裝置的漏極，包括 一摻雜阱區；多個高度摻雜區域，位於該摻雜阱區中，其中每個高度摻雜區域與所有其他高度摻雜 區域物理性隔離；以及多個接觸點，其中至少一接觸點電性連接至每個高度摻雜區域。
10.如權利要求9所述的用於靜電放電裝置的漏極，其中所述多個高度摻雜區域群聚 在該摻雜阱區中，其濃度為每15-25 μ m2—個高度摻雜區域。
11.如權利要求9所述的用於靜電放電裝置的漏極，其中每個高度摻雜區域彼此的間 相隔至少lym。
12.如權利要求9所述的用於靜電放電裝置的漏極，其中所述多個高度摻雜區域包含 至少100個高度摻雜區域。
13.如權利要求9所述的用於靜電放電裝置的漏極，其中該摻雜阱區為η型阱區，且其 中該多個高度摻雜區域為η+型阱區。
14.一種靜電放電防護裝置的製造方法，包括 形成一 P型阱區於一半導體基材中； 形成一高電壓η型阱區於該半導體基材中；形成一深η型阱區於該高電壓η型阱區中；以及形成η+區域於該深η型阱區中。
15.如權利要求14所述的用於靜電放電防護裝置的製造方法，還包含形成一接觸點， 電性連接至每個η+區域。
全文摘要
本發明的實施例涉及一種靜電放電防護裝置、其製造方法及用於其的漏極。一實施例為一靜電放電防護裝置，包含一p型阱區位於一基材中，一n型阱區位於此基材中，一高電壓n型阱區位於此基材中及n型阱區與p型阱區之間，一n+源極區位於此p型阱區中，及多個n+漏極區位於此n型阱區中。
文檔編號H01L21/336GK101800213SQ20101011400
公開日2010年8月11日 申請日期2010年2月5日 優先權日2009年2月6日
發明者馮耀武, 李建興, 許明松 申請人:臺灣積體電路製造股份有限公司