顯示裝置的鎖存電路、顯示裝置以及電子設備的製作方法

2023-09-23 13:51:30 1

顯示裝置的鎖存電路、顯示裝置以及電子設備的製作方法
【專利摘要】本發明提供一種顯示裝置的鎖存電路。在為了基於N比特的數據而對存在於顯示面板的一行上的M像素的各個像素進行驅動，而以針對每個像素時分的方式輸出對應M像素的量的數據的鎖存電路中，具有沿著列方向排列N個、沿著行方向排列M個，並且對1比特的數據進行鎖存的M×N個的1比特鎖存電路。1比特鎖存電路含有：數據鎖存單位電路，其以各行不同的時刻對N比特中的任意1比特數據進行鎖存；行鎖存單位電路，其在各行中對來自數據鎖存單位電路的數據同時進行鎖存；輸出使能元件，其基於對任意一列進行選擇的使能信號而輸出來自行鎖存單位電路的數據。
【專利說明】顯示裝置的鎖存電路、顯示裝置以及電子設備

【技術領域】
[0001] 本發明涉及一種顯示裝置的鎖存電路、顯示裝置以及電子設備等。

【背景技術】
[0002] 例如，在對液晶或有機EL元件等的光電元件進行了矩陣配置的矩陣型顯示裝置 中，例如根據來自移位寄存器的移位時鐘，而通過數據鎖存電路來對經由串行接口而依次 發送來的數據進行鎖存。在數據鎖存電路中，鎖存有顯示面板的對應一行的量的數據。如 果在數據鎖存電路中鎖存有對應一行的量的全部數據，則將基於水平同步信號而同時通過 行鎖存電路對來自數據鎖存電路的對應一行的量的數據進行鎖存。這樣，便取得了顯示面 板的一行數據(例如，專利文獻1中的圖6?圖8)。
[0003] 首先，在分開配置對對應一行的量的數據依次進行鎖存的數據鎖存電路、和同時 對對應一行的量的數據進行鎖存的行鎖存電路的現有布局中，存在如下課題，即，連接兩個 鎖存電路的配線較長，從而容易受到噪聲影響。
[0004] 近年來，在例如於矽基板上形成有液晶層的LC0S面板或Si-〇LED (有機發光二極 管）面板等的顯示面板中，能夠搭載內置了鎖存電路的驅動器。在該情況下，鎖存電路是考 慮到被形成在顯示面板上的顯示像素的像素間距從而被形成的。在一個像素的寬度內，配 置對向該一個像素被供給的數據進行鎖存的鎖存元件，是為了易於配線。
[0005] 但是，在例如電子取景器（EVF)或頭戴式顯示器（HMD)等之中所使用的超小型顯 示面板中，像素間距縮小至例如2. 5微米。
[0006] 此外，一個像素的灰度比特數越增多，則連接數據鎖存電路與行鎖存電路之間的 配線數也越增多。由此，鎖存電路的獨佔面積將增大。
[0007] 根據以上理由，也存在如下的新的課題，S卩，在顯示面板的一個像素的寬度內，配 置對向該一個像素供給的數據進行鎖存的鎖存元件變得困難。
[0008] 本發明的幾種方式的目的在於，提供一種能夠通過對數據鎖存電路和行鎖存電路 的布局進行變更，從而解決上述課題的顯示裝置的鎖存電路、顯示裝置以及電子設備。
[0009] 專利文獻
[0010] 專利文獻1 :日本特開2004-334105號公報


【發明內容】

[0011] (1)本發明的一個方式涉及一種顯示裝置的鎖存電路，所述顯示裝置為了基於N(N 為2以上的整數）比特的數據而對存在於顯示面板的一行上的Μ (Μ為2以上的整數）像素 的各個像素進行驅動，而針對每個像素以時分的方式輸出對應Μ像素的量的數據，在所述 顯示裝置的鎖存電路中，
[0012] 具有沿著列方向排列Ν個、沿行方向排列Μ個，並且每一個均對1比特的數據進行 鎖存的Μ X Ν個1比特鎖存電路，
[0013] 所述ΜΧΝ個1比特鎖存電路中的每一個均含有：數據鎖存單位電路，其以各行不 同的時刻對所述N比特中的任意1比特數據進行鎖存；行鎖存單位電路，其在各行中對來自 數據鎖存單位電路的數據同時進行鎖存；輸出使能元件，其基於對任意一列進行選擇的使 能信號而輸出來自所述行鎖存單位電路的數據。
[0014] 根據本發明的一種方式，被配置為Μ列XN行的、總計MXN個1比特鎖存電路中 的每一個均含有數據鎖存單位電路與行鎖存單位電路。這樣，由於能夠將數據鎖存單位電 路與行鎖存單位電路接近配置，因此能夠將兩個鎖存單位電路之間的配線設為最短。因此， 提高了數據鎖存單位電路的輸出的耐噪聲性。由此，能夠防止例如在行鎖存之前數據鎖存 單位電路的輸出受到噪聲的影響而使錯誤數據被行鎖存的情況。即使行鎖存單位電路的輸 出配線較長，也由於行鎖存後的數據到下次的行鎖存時為止是穩定的，因此不會產生不良 影響。
[0015] 而且，在本發明的一種方式中，用於驅動一個像素的Ν比特的數據被保持在一列Ν 個1比特鎖存電路中。此外，對應Μ像素的量的各個Ν比特數據被保持在Μ列的各列Ν個 的1比特鎖存電路中。而且，1比特鎖存電路能夠基於對Μ列中的任意一列進行選擇的使能 信號，而針對每像素以時分的方式輸出對應Μ像素的量的數據。
[0016] (2)在本發明的一種方式中，在所述ΜΧΝ個的1比特鎖存電路的每一個中，沿著所 述列方向對所述數據鎖存單位電路與所述行鎖存單位電路進行配置。
[0017] 通過沿著列方向來配置數據鎖存電路與行鎖存電路，從而能夠減小一列Ν個1比 特鎖存電路的寬度。
[0018] (3)在本發明的一種方式中，在所述ΜΧΝ個1比特鎖存電路中的每一個中，沿著所 述行方向對所述數據鎖存單位電路與所述行鎖存單位電路進行配置。
[0019] 即便如此，也由於數據鎖存單位電路與行鎖存單位電路被接近配置，因此能夠將 兩個鎖存單位電路之間的配線設為最短。
[0020] ( 4 )在本發明的一種方式中，沿著所述行而配置的Μ個1比特鎖存電路共用一條輸 出線，來自沿著列方向而被排列的Ν個1比特鎖存電路的總計Ν條輸出線沿著所述列方向 而配置於被形成有所述ΜΧΝ個1比特鎖存電路的區域的上層。
[0021] 這樣，由於對於ΜX Ν個1比特鎖存電路而言使用Ν條輸出線足夠了，因此能夠使Ν 條輸出線在形成有所述ΜΧΝ個的1比特鎖存電路的區域的上層處在空間上有富餘地進行 排列。由此，能夠將一列Ν個1比特電路的行方向的排列間距設定為小於等於顯示面板的 一個像素的排列間距。
[0022] (5)在本發明的一個方式中，在所述列方向的一端處還具有對向所述數據鎖存單 位電路供給的第一鎖存信號進行整形的第一緩衝電路，來自所述第一緩衝電路的輸出線沿 著所述列方向而配置在被形成有所述ΜΧΝ個的1比特鎖存電路的區域的上層。
[0023] 這樣，能夠向在列方向上處於分離位置的各個比特的數據鎖存單位電路供給被第 一緩衝電路整形了的第一鎖存信號。而且，能夠使來自第一緩衝電路的輸出線，在形成有所 述ΜΧΝ個的1比特鎖存電路的區域的上層處在空間上有富裕地進行排列。
[0024] (6)在本發明的一個方式中，在所述列方向的一端處還具有對向所述行鎖存單位 電路被供給的第二鎖存信號進行整形的第二緩衝電路，來自所述第二緩衝電路的輸出線， 沿著所述列方向而配置在被形成有所述ΜΧΝ個1比特鎖存電路的區域的上層。
[0025] 這樣，能夠向在列方向上處於分離位置的各個比特的行鎖存單位電路供給被第二 緩衝電路整形了的第二鎖存信號。而且，能夠使來自第二緩衝電路的輸出線在形成有所述 MXN個1比特鎖存電路的區域的上層處在空間上有富餘地進行排列。
[0026] (7)本發明的其他的方式為，定義了一種包含上文所述的（1)?（6)所述的鎖存電 路的顯示裝置。該顯示裝置為，針對像素而具有液晶或有機EL等光電元件的矩陣型顯示裝 置。
[0027] (8)在本發明的其他的方式中，所述鎖存電路被搭載在所述顯示面板上，並能夠將 所述MXN個1比特鎖存電路在所述行方向上的排列間距設為，在所述像素在所述行方向上 的排列間距以下。
[0028] 這樣，能夠使顯示面板的行方向上的寬度小型化，而且也使在顯示面板上的從鎖 存電路向像素供給數據的配線布局變得容易。
[0029] (9)本發明的另一個其他的方式為，定義了一種包含上文所述的顯示裝置的電子 設備。作為該電子設備，例如可以列舉出電子取景器（EVF)與頭戴式顯示器（HMD)等。

【專利附圖】

【附圖說明】
[0030] 圖1為表示本發明的顯示裝置的一個示例的圖。
[0031] 圖2為圖1所示的像素電路的電路圖。
[0032] 圖3為表示圖1所示的多路分配器電路的一部分的電路圖。
[0033] 圖4為表示圖1所示的數據線驅動電路中的鎖存電路的一部分的布局圖。
[0034] 圖5為模式化地表示圖4所示的鎖存電路的R模塊內的一比特鎖存電路的布局的 圖。
[0035] 圖6為模式化地表不相對於圖5的比較例的布局的圖。
[0036] 圖7為表示圖4所示的鎖存電路的被配置於R模塊內的3個X6位電路的圖。
[0037] 圖8為表示構成一位鎖存電路的數據鎖存單位電路、行鎖存單位電路以及輸出使 能元件的一個示例的電路圖。
[0038] 圖9為表示作為電子設備的一個示例的數位相機的圖。
[0039] 圖10為作為電子設備的另外的一個示例的頭戴式顯示器的外觀圖。
[0040] 圖11為表示頭戴式顯示器的顯示裝置以及光學系統的圖。
[0041] 圖12為模式化地表示圖4所示的鎖存電路的R模塊內一比特鎖存電路的其他的 布局的圖。
[0042] 圖13為模式化地表示圖4所示的鎖存電路的R模塊內一比特鎖存電路的另外的 其他的布局的圖。

【具體實施方式】
[0043] 以下，對本發明的優選的實施方式進行詳細說明。另外，在以下進行說明的本實施 方式中並沒有對本申請的權利要求書所記載的本發明的內容進行不當限定，通過本實施方 式而被說明的結構的全部內容不一定為本發明的解決方法所必須。
[0044] 1.顯示裝置(光電裝置）
[0045] 圖1圖示了本實施方式的顯示裝置(光電裝置)10。顯示裝置10為，在電晶體基板 例如矽基板1上形成有掃描線驅動電路20、多路分配器40、電平移位電路30、數據線驅動電 路60以及顯示部100。
[0046] 在顯示部100上，沿著行方向（橫向)X而被配置有多個掃描線12,並且沿著列方向 (縱向)Y而配置有多個數據線14。與多個掃描線12以及多個數據線14的各一條連接的多 個像素電路110被配置為矩陣狀。
[0047] 本實施方式中，沿著一條掃描線12而連接的三個像素電路110分別對應於R(紅)、 G (綠)、Β (藍）的像素，並且這三個像素表現出彩色圖像的一點。
[0048] 對像素電路110的一個示例進行說明。如圖2所示，第i行的像素電路110包含Ρ 型電晶體121?125、0LED130、和保持電容132。在像素電路110中被供給有掃描信號Gwr (i )、控制信號 Gel ( i )、Gcmp ( i )、Gorst ( i )。
[0049] 驅動電晶體121的源極與饋電線16連接，漏極經由電晶體124而與0LED130連接， 從而對在0LED130中流動的電流進行控制。寫入數據線電位(灰度電位)的電晶體122的柵 極與掃描線12連接，漏極/源極中的一個與數據線14連接，另一個與電晶體121的柵極連 接。保持電容132被連接在電晶體121的柵極線與饋電線116之間，並對電晶體121的源 極/柵極之間的電壓進行保持。在饋電線116上被饋電有電源的高電位Vel。0LED的130 的陰極被設為共同電極，且被設定為電源的低電位Vet。
[0050] 控制信號Gcmp (i)被輸入至電晶體123的柵極，電晶體123根據控制信號Gcmp (i)而使電晶體121的柵極/漏極之間發生短路。由此，電晶體121成為二極體連接。其 結果為，電晶體121的閾值電壓被保持在保持電容132中。該期間被稱為，對電晶體121的 閾值的偏差進行補償的補償期間。因此，其為電晶體122被開啟的期間，並且補償期間結束 後，成為數據電位被寫入電晶體121的柵極以及保持電容132的寫入期間。
[0051] 控制信號Gel(i)被輸入至0LED130的點亮控制電晶體124的柵極，點亮控制晶體 管124對電晶體121的漏極與0LED130的陽極之間進行導通/斷開。控制信號Gorst (i) 被輸入至復位電晶體125的柵極，復位電晶體125根據控制信號Gorst (i)而向0LED130 的陽極供給饋電線16的電位、即復位電位Vorst。該復位電位Vorst與共同電位Vet之差 被設置為低於0LED130的發光閾值。
[0052] 圖1所示的掃描線驅動電路20向第i行的掃描線12供給掃描信號Gwr (i)。通 過在圖1中於沿著列方向Y延伸的數據線14與饋電線16之間配置電介質，從而形成保持 電容50。電平移位電路30根據經由數據線驅動電路60以及多路分配器40而被供給的數 據信號(灰度等級)，使用例如保持電容50與電平移位電路30內的保持電容並以電容分割 方式，與電晶體121的閾值電壓相比使電平移位從而向數據線14進行供給。由於該電容分 割方式被記載於例如日本特願2011-228885號專利中，因此省略說明。另外，本實施方式中 也並非必須採用電容分割驅動方式。
[0053] 在圖3中圖示了多路分配器40的一個示例。圖3圖示了在處於圖1的顯示部100 的一行（i行）上的Μ (例如M=18)X3 (RGB)像素（3XM=54像素）中，每RGB以時分方式而 對數據電位進行切換輸出的多路分配器模塊41。圖3所示的多路分配器模塊41僅被設置 了相當於(行方向X的全部像素數）+54的個數。在多路分配器40的輸入端子VR (1)中， 以時分方式從數據線驅動電路60被輸入有用於18個R像素的數據電位。在輸入端子VG (1 )、VB (1)中，也同樣地分別以時分方式從數據線驅動電路60被輸入有用於18個G像素、 B像素的數據電位。在輸入端子VR (1)、VG (1)、VB (1)與54條數據線之間設置有54個 開關(傳輸門）34。54個開關34根據選擇信號SEL(l)?SEL(18)，以各3個同時的方式被 依次開啟。S卩，當選擇信號SEL(l)為有效時，則將被同時寫入構成一個點的3個像素（RGB) 的數據電位。
[0054] 2.含有鎖存電路的數據線驅動電路。
[0055] 如果用功能模塊表示數據線驅動電路60,則如圖1所示，包括：移位寄存器；鎖存 電路，其根據來自移位寄存器的時鐘而依次對數據進行鎖存；行鎖存電路，其同時對來自 數據鎖存電路的數據進行鎖存；數字-模擬轉換電路，其對來自行鎖存電路的數據進行數 字-模擬轉換，並作為灰度電壓而進行輸出。
[0056] 本實施方式的特徵在於，數據線驅動電路60中的數據鎖存電路與行鎖存電路的 布局。另外，數據線驅動電路60為，在半導體基板例如矽基板上層壓多層膜從而被形成。在 圖4之後，圖示了鎖存電路的布局。圖4圖示了將向圖3所示的多路分配器40的一部分供 給的對應54像素量的N比特(例如N=10比特)灰度數據作為1比特數位訊號而進行鎖存的 鎖存電路中的一個模塊61。
[0057] 本實施方式中，在設為N=10比特時，沿著列方向Y而設置有N個鎖存模塊61-1? 61-N (61-10)。各個鎖存模塊 61-1 ?61-N (61-10)分別具有對 M (M=18)X3 (RGB)=54 比特的信號進行鎖存的能力。如果將N=10比特的數據設為，則鎖存模塊61-1 對例如最低位比特D0進行鎖存，鎖存模塊61-10對最高位比特D9進行鎖存。此外，各個鎖 存模塊61-1?61-N中的每一個同時具有依次對輸入數據進行數據鎖存的功能、和對全部 數據進行行鎖存的功能。關於這一點將在下文敘述。
[0058] 根據使能信號ENB 而從各個鎖存模塊61-1?61-N的每一個中進行選 擇，從而對18X3 (RGB)像素中的每1X3 (RGB)像素，輸出各1比特的灰度數據。比特數 據輸出線從各個鎖存模塊61-1?61-N的每一個中以在列方向Y上通過下遊的鎖存模塊的 上方的方式被配線。因此，鎖存模塊61的全部輸出線為N比特X3(RGB)，且被設為同時輸 出 R，G，B。
[0059] 如圖4所示，在列方向Y的一端(上遊端)處具有第一緩衝電路62,所述第一緩衝電 路62對時鐘CK1?CK3 (第一鎖存信號）進行整形並輸出。第一緩衝電路62能夠包含生成 時鐘CK1?CK3的移位寄存器。從第一緩衝電路62輸出時鐘CK1?CK3的輸出線被配置 於各個鎖存模塊61-1?61-N的上層，並且時鐘CK1?CK被供給至各個鎖存模塊61-1? 61-N。
[0060] 如圖4所示，在列方向Y的一端(上遊端）處還可具有第二緩衝電路63,所述第二 緩衝電路63對外部輸入的鎖存信號(第二鎖存信號)LT進行整形。另外，第一、第二緩衝電 路62、63的列方向Y上的位置可以是相反的。第二緩衝電路63能夠對外部輸入的使能信 號ENB 與復位信號RST進行整形。從第二緩衝電路63輸出鎖存信號LT、使能信 號ENB 以及復位信號RST的輸出線被配置於各個鎖存模塊61-1?61-N的上層， 並且時鐘CK1?CK被供給至各個鎖存模塊61-1?61-N。
[0061] 如圖5所示，各個鎖存模塊61-1?6卜N中的每一個為，對1比特的數據進行鎖存 的1比特鎖存電路61A的集合體。如圖5所示，鎖存電路61的R模塊中，1比特鎖存電路 61A沿著列方向Y而排列有N (N=10)個，沿著行方向X排列有Μ (M=18)個，總計具有MXN (=180)個1比特鎖存電路61A。G模塊以及B模塊的每一個也同樣地被配置有MXN(=180) 個1比特鎖存電路6ΙΑ。
[0062] ΜΧΝ個1比特鎖存電路61Α中的每一個均包含數據鎖存單位電路61Β和行鎖存單 位電路61C，所述數據鎖存單位電路61Β以每各行不同的時刻對來自Ν比特中的任意1比特 數據進行鎖存，行鎖存單位電路61C在各行同時對來自數據鎖存單位電路61Β的數據進行 鎖存。在圖5中，通過在數據鎖存單位電路61Β上標記陰影線，從而將其與行鎖存單位電路 61C區別表示。如此，1比特鎖存電路61Α例如可以由在列方向Υ上鄰接的數據鎖存單位電 路61Β與行鎖存單位電路61C構成。
[0063] 圖6圖示了相對於圖5的布局的比較例。通常，與圖1的數據線驅動電路60中所 示的功能模塊相同，在圖6中於列方向X的上遊處配置有數據鎖存電路65,於列方向Υ的下 遊處配置有行鎖存單位電路66。在該情況下，圖6為採用與圖5相同的方式來表示R模塊 內的數據鎖存單位電路61Β與行鎖存單位電路61C的布局的圖。在圖6中，配置有對最低 位比特D0進行數據鎖存的數據鎖存單位電路61Β的行61-1Β、與配置有對該最低位比特D0 進行行鎖存的行鎖存單位電路61C的行61-1C，在列方向上是分離的。即，在對同一比特數 據進行鎖存的數據鎖存單位電路61B與行鎖存單位電路61C之間，配置有在列方向上對其 他的9比特數據進行數據鎖存的數據鎖存電路61B。
[0064] 如果對圖5的本實施方式與圖6的比較例進行比較，則可以提出以下事項。首先， 在圖5的本實施方式中，1比特鎖存電路61A例如可以由在列方向Y上鄰接的數據鎖存單 位電路61B與行鎖存單位電路61C構成。因此，數據鎖存單位電路61B與行鎖存單位電路 61C能夠通過較短的配線進行連接。因此，即使在沿著列方向Y被配置的10個數據鎖存單 位電路61B中的鎖存時刻有所不同，也由於來自數據鎖存單位電路61B的數據是經由較短 的配線而被輸入至行鎖存單位電路61C的，因此不易受到由其它的比特數據所產生的噪音 的影響。因此，在行鎖存單位電路61C中錯誤數據被鎖存的可能性較少。這一方面，在圖6 中，數據鎖存單位電路61B與行鎖存單位電路61C則必須通過較長的配線進行連接。因此， 在圖6中由於來自數據鎖存單位電路61B的數據要經過較長的配線，因此容易受到由其它 的比特數據所產生的噪聲的影響。因此，在圖6中，在行鎖存單位電路61C中容易被鎖存有 錯誤數據。另外，在圖5中通過行鎖存單位電路61C而被行鎖存的數據，如圖4所示越是下 位數據越要經由較長的配線而被輸出。但是，由於行鎖存被同時實施，並且行鎖存後的數據 較穩定，因此並沒有由長配線所產生不良影響。
[0065] 接下來，由於在圖4以及圖5中根據使能信號ENB 以進行18次時分的 方式傳送數據，因此輸出線的條數為在RGB各個模塊中各N條，在圖4所示RGB的3個模 塊中N比特X3 (RGB)=3N (N=10、共30條)。在圖6中，如果想要不以進行18次時分的 方式來傳輸數據，則在圖6所示的配線區域67中沿著行方向X排列的輸出線的條數成為Μ (Μ=18)ΧΝ (Ν=10)=180條。如果這樣，則在配線區域67中由沿著行方向X排列的輸出線 的行與間隔所佔用的X方向上的長度，比在X方向上密集排列的鎖存單位電路61B、61C在 X方向上的長度還要長。
[0066] 在此，如果將圖1所示的像素電路110的X方向上的排列間距設為2. 5 μ m，則像 素電路110的X方向上的寬度也為2.5 μ m。如果採用圖5的布局，則能夠將鎖存單位電路 61B、61C的X方向上的排列間距設定為2. 5 μ m以下。但是，在圖6的布局中，由輸出線的形 成區域的面積決定了鎖存單位電路61B、61C的X方向上的排列間距，因此無法將其設定為 2· 5 μ m以下。
[0067] 圖7圖示了例如由三個6像素鎖存電路71、72、73構成圖4所示的鎖存電路的R模 塊的示例。在6像素鎖存電路71中，以與來自圖4的第一緩衝電路62的第一時鐘CK1 (第 一鎖存信號）同步的方式，依次對6像素的數據IN 進行數據鎖存。在6像素鎖存 電路72中，以與來自圖4的第一緩衝電路62的第二時鐘CK2 (第一鎖存信號)同步的方式， 在與6像素鎖存電路71不同的時刻依次對6像素的數據IN 進行數據鎖存。在6 像素鎖存電路73中，以與來自圖4的第一緩衝電路62的第三時鐘CK3 (第一鎖存信號）同 步的方式，在與6像素鎖存電路71、72不同的時刻依次對6像素的數據IN 進行數 據鎖存。
[0068] 而且，在三個6像素鎖存電路71?73中被設為，以與來自圖4的第二緩衝電路 63的鎖存信號LT (第二鎖存時刻信號）同步的方式，同時對對應18像素的量的R數據進 行行鎖存。之後，根據使能信號ENB 以每18像素進行時分的方式，輸出一像素 N (N=10)比特的R數據。
[0069] 圖8圖示了數據鎖存單位電路61B、行鎖存單位電路61C以及輸出使能元件61D的 一個示例。在數據鎖存單位電路61B中，當反轉復位信號XRST為High時，以與時鐘CK同 步的方式，使1比特數據IN經由傳輸門TG1，而被保持在數據保持電路FF1中。在行鎖存單 位電路61C中，當反轉復位信號XRST為High時，以與鎖存信號LT同步的方式，使作為來自 保持電路FF1的輸出的1比特數據IN經由傳輸門TG2,而被保持在數據保持電路FF2中。 在輸出使能元件61D中，當使能信號ENB為High時，使來自數據保持電路FF2的1比特數 據經由傳輸門TG3而被輸出。當反轉復位信號XRST變為Low時，數據保持電路FF1、FF2將 被復位。
[0070] 根據圖8也可知，由於連接數據鎖存單位電路61B與行鎖存單位電路61C的配線 61E能夠縮短，因此能夠降低由上文所述的噪聲所產生的不良影響。
[0071] 3.電子設備
[0072] 雖然圖9為表示該數位照相機200的結構的立體圖，但對於其與外部設備的連接 也做了簡單圖示。在數位照相機200的殼體202的背面設置有顯示裝置204,所述顯示裝 置204被應用有使用了上文所述的有機EL的顯示裝置10。顯示裝置204成為基於由（XD (Charge Coupled Device:電荷稱合器件）產生的攝像信號來進行顯示的結構。因此，顯示 裝置204作為顯示被攝物體的電子取景器而發揮功能。在殼體202的觀察側（圖中的背面 偵D設置有包括光學透鏡及C⑶等在內的受光單元206。
[0073] 在此，當攝影者對被顯示在顯示裝置204上的被攝物體圖像進行確認，並按下快 門按鈕208時，該時間點的CCD的攝像信號被傳送並儲存於電路基板210的存儲器中。
[0074] 在該數位照相機200中，在殼體202的側面上設置有影像信號輸出端子212、和數 據通信用的輸入輸出端子214。分別根據需要，而在影像信號輸出端子212上連接有電視監 視器230,在數據通信用的輸入輸出端子214上連接有個人計算機240。而且，通過規定的 操作，從而使被存儲於電路基板210的存儲器中的攝像信號向電視監視器230或個人計算 機240輸出。
[0075] 圖10以及圖11圖示了頭戴式顯示器300。頭戴式顯示器300與眼鏡相同具有鏡 腿310、鼻梁架320、鏡片301L、301R。在鼻梁架320的內側設置有左眼用的顯示裝置10L和 右眼用的顯示裝置10R。作為這些顯示裝置10L、10R而能夠應用圖1所示的顯示裝置10。
[0076] 被顯示在顯示裝置10L、10R上的圖像經由光學透鏡302L、302R以及半透鏡303L、 303R而入射到兩眼中。通過以伴隨有視差的方式而設定左眼、右眼用圖像，從而能夠進行 3D顯示。另外，由於半透鏡303U303R會使外部光線透射，因此不會妨礙配戴者的視野。
[0077] 另外，雖然以上述方式對本實施方式進行了詳細說明，但本領域技術人員能夠很 容易理解在實質上不脫離本發明的特徵部分以及效果的多種改變。因此，這些改變例全部 被包含在本發明的保護範圍內。例如，在說明書或附圖中至少出現一次的用語，可以替換為 與之不同的用語。此外，鎖存電路、顯示裝置、電子設備等的結構、動作也不限定於通過本實 施方式中而說明了的結構、動作，可以實施各種改變。
[0078] 例如，構成1比特鎖存電路61A的數據鎖存單位電路61B以及行鎖存單位電路 61C，並不限定於如圖5所示的使它們在列方向Y上鄰接的方式。如圖12以及圖13所示， 也可以使數據鎖存單位電路61B以及行鎖存單位電路61C在行方向X上鄰接。雖然在該情 況下，1比特鎖存電路61A的在列方向Y上的排列間距大於圖5中的排列間距，但除了這一 點以外，能夠實現與圖5相同的效果。
[0079] 符號的說明
[0080] 1、顯示面板；10、顯示裝置；12、掃描線；14、數據線；60、數據線驅動電路；61、鎖存 電路；61A、1比特鎖存電路；61B、數據鎖存單位電路；61C、行鎖存單位電路；61D、輸出使能 元件；62、第一緩衝電路；63、第二緩衝電路；100、顯示部；110、像素電路；200、300、電子設 備；CK1?CK3、第一鎖存信號；ENB、使能信號；LT、第二鎖存信號；N、一個像素的比特數；M、 同時被行鎖存的像素數；X、行方向；Y、列方向。
【權利要求】
1. 一種顯示裝置的鎖存電路，所述顯示裝置為了基於N比特的數據對存在於顯示面板 的一行上的Μ像素的各個像素進行驅動，而針對每個像素以時分的方式輸出對應Μ像素的 量的數據，其中，Ν為2以上的整數，Μ為2以上的整數，所述顯示裝置的鎖存電路的特徵在 於， 具有沿著列方向排列Ν個、沿著行方向排列Μ個，並且每一個均對1比特的數據進行鎖 存的ΜΧΝ個1比特鎖存電路， 所述ΜΧΝ個1比特鎖存電路中的每一個均包括： 數據鎖存單位電路，其以每行不同的時刻對所述Ν比特中的任意1比特數據進行鎖 存； 行鎖存單位電路，其在各行中對來自數據鎖存單位電路的數據同時進行鎖存； 輸出使能元件，其基於對任意一列進行選擇的使能信號而輸出來自所述行鎖存單位電 路的數據。
2. 如權利要求1所述的顯示裝置的鎖存電路，其特徵在於， 在所述ΜΧΝ個1比特鎖存電路中的每一個中，所述數據鎖存單位電路與所述行鎖存單 位電路沿著所述列方向而配置。
3. 如權利要求1所述的顯示裝置的鎖存電路，其特徵在於， 在所述MX Ν個1比特鎖存電路中的每一個中，所述數據鎖存單位電路與所述行鎖存單 位電路沿著所述行方向而配置。
4. 如權利要求1至3中任一項所述的顯示裝置的鎖存電路，其特徵在於， 沿著所述行方向而配置的Μ個1比特鎖存電路共用一條輸出線，來自沿著所述列方向 而排列的Ν個1比特鎖存電路的總計Ν條輸出線，沿著所述列方向而被配置於形成有所述 ΜΧΝ個1比特鎖存電路的區域的上層。
5. 如權利要求4所述的顯示裝置的鎖存電路，其特徵在於， 在所述列方向的一端處還具有對向所述數據鎖存單位電路供給的第一鎖存信號進行 整形的第一緩衝電路，來自所述第一緩衝電路的輸出線沿著所述列方向而被配置於形成有 所述ΜΧΝ個1比特鎖存電路的區域的上層。
6. 如權利要求4或5所述的顯示裝置的鎖存電路，其特徵在於， 在所述列方向的一端處還具有對向所述行鎖存單位電路供給的第二鎖存信號進行整 形的第二緩衝電路，來自所述第二緩衝電路的輸出線沿著所述列方向而被配置於形成有所 述Ν個1比特鎖存電路的區域的上層。
7. -種顯示裝置，其特徵在於， 包含權利要求1至6中的任一項所述的鎖存電路。
8. 如權利要求7所述的顯示裝置，其特徵在於， 所述鎖存電路被搭載在所述顯示面板上，所述Μ X Ν個1比特鎖存電路在所述行方向上 的排列間距為，所述像素在所述行方向上的排列間距以下。
9. 一種電子設備，其特徵在於， 包含權利要求7或8所述的顯示裝置。
【文檔編號】G09G3/20GK104064135SQ201410108903
【公開日】2014年9月24日 申請日期:2014年3月21日 優先權日:2013年3月22日
【發明者】野村猛 申請人:精工愛普生株式會社