Zq校準控制器和用於zq校準的方法

2023-10-06 14:01:29

專利名稱：Zq校準控制器和用於zq校準的方法
ZQ校準控制器和用於ZQ校準的方法相關申請的交叉引用本發明主張2007年3月8日提交的韓國專利申請 No. 10-2007-0022789的優先權，通過引用將其內容4^P包括在此。
背景技術：
本發明涉及半導體存儲器件中的ZQ校準電路，更特別地涉及用於該 ZQ校準電路的ZQ校準操作控制器電路。一般包括如微處理器、存儲電路以及門陣列電路的集成電路的半導體 存儲器件用在各種電子設備中，例如個人計算機、伺服器計算機以及工作 站。隨著電子設備的操作速度增加，在電子設備內的半導體存儲器件之間 傳送的信號的擺動寬度(swing width)減小，以最小化傳送信號所花費 的延遲時間。然而，隨著擺動寬度減小，信號傳送在更大程度上受外部噪 聲影響，並且在接口端的信號反射由於阻抗不匹配而增加。阻抗不匹配由製造過程、供應電壓以及操作溫度(PVT)的變化引起。 該阻抗不匹配使得難以高速傳送數據。因為阻抗不匹配可使得從半導體存 儲器件輸出的信號失真，在接收失真的信號的相對應的半導體存儲器件中 可導致如設置/保持失敗(set up/hold failure )或信號水平的誤判的故障。半導體存儲器件可包括用於通過輸入襯墊(pad)接收外部信號的輸 入電路和用於通過輸出襯墊輸出內部信號的輸出電路。特別地，高速操作 的半導體存儲器件可包括阻抗匹配電路，該阻抗匹配電路用於將接口阻抗與在襯墊附近的另 一半導體存儲器件匹配以防止上述故障。一般地，在發送信號的半導體存儲器件中，由輸出電路進行源端接 (source termination )。在接收信號的半導體存儲器件中，可由與輸入電 路並聯連接的端接電路進行並行端接(parallel termination )。ZQ校準是用於生成隨PVT M改變而改變的上拉和下M準碼的 處理。通過使用上拉和下拉校準碼來校準輸入和輸出電路的電阻值。在下 面所說明的ZQ校準電路中進行ZQ校準。圖1是傳統的ZQ校準電路的框圖。ZQ校準電路包括第一上拉電阻 單元IIO、第二上拉電阻單元120、下拉電阻單元130、參考電壓發生器 102、比較器103和104以及p碼和n碼計數器105和106。供電電壓VDDQ被第一上拉電阻單元110和參考電阻器101劃分， 從而向節點ZQ提供電壓。連接到耦合到節點ZQ的引腳的參考電阻器 101 —般具有240 Q的電阻。比較器103比較節點ZQ處的電壓與從參考 電壓發生器102輸出的參考電壓VREF，從而生成上行/下行信號 (up/down signal) UP/DN。參考電壓VREF —般被設置成供應電壓的 一+，即VDDQ/2。p碼計數器105接收上行/下行信號UP/DN，從而生成二進位碼 PCODE。該二進位碼PCODE〈0:N〉導通/關斷在第一上拉電阻 單元110中並行耦合的MOS電晶體，從而校準第一上拉電阻單元110的 電阻。第 一上拉電阻單元110的被校準的電阻對節點ZQ處的電壓有影響。 重複上述操作。也就是說，在第一上拉電阻單元110中進行上拉校準，使 得第一上拉電阻單元110的電阻變得與參考電阻器101的電阻相等。在上拉校準期間生成的二進位碼PCODEO:N〉還被輸入到第二上 拉電阻單元120並確定其電阻。與上拉校準類似地進行下扭艮準。通過應 用由比較器104和n碼計數器106生成的二進位碼NCODE，在 節點ZQ'處的電壓變得與參考電壓VREF相等。進行下4^準，使得下 拉電阻單元130的電阻變得與第二上拉電阻單元120的電P^目等。ZQ校準包括上扭歐準和下拉校準。將由ZQ校準產生的二進位碼 PCODE〈0:N〉和NCODE〈0:N〉輸入到輸入或輸出電路以校準電阻單元 的各電阻器。在半導體存儲器件的情況下，二進位碼PCODE^:N〉和 NCODE〈0:N〉確定連接到DQ襯墊的上拉和下拉電阻器的電阻。上拉和 下拉電阻器具有與上述上拉和下拉電阻單元相似的布局。儘管半導體存儲器件的輸出驅動器使用上拉和下拉電阻器二者，然而 半導體存儲器件的輸入緩衝器僅使用上拉電阻器。在這種情況下，ZQ校準電路包括上拉電阻單元110、 p碼計數器105和比較器103。則僅進行 上4M1準。ZQ校準還採用ZQ校準控制器107和時間計數器108來控制ZQ校 準。ZQ校準控制器107根據ZQ校準的類型生成ZQ校準信號ZQINIT、 ZQOPER以及ZQCS。來自時間計數器108的CAL-OPER信號根據ZQ校準信號ZQINIT、 ZQOPER以及ZQCS和時鐘信號CLK激活比較器 103和104預定的時間，從而進行ZQ校準。圖2A是示出根據ZQ校準的類型的相應的信號CKE、 /CS、 /RAS、 /CAS、 /WE以及AIO的邏輯水平的表。在表中提及的其它信號表示與 根據本發明的ZQ校準無關的組地址(bank address) BA3 ~ BAO或單元 地址(celladdress) A15~ 13、 A12、 A11和A9 0。因此不對後者進行 詳細說明。ZQ校準分成長類型ZQ校準(long type ZQ calibration, ZQCL)和短類型ZQ校準(short type ZQ calibration, ZQCS)。參考 圖2A,根據信號A10的邏輯水平來確定長類型和短類型ZQ校準。圖2B是根據ZQ校準的類型的時序^ (timing parameter)的表。 根據情況，進行ZQ校準相對長的時間或相對短的時間。前者是長類型 ZQ校準而後者是短類型ZQ校準。通電之後的初始ZQ校準和在操作期 間由控制器進行的ZQ校準被分類為長類型校準。初始和操作ZQ校準的 操作周期tZQINIT和tZQOPER分別為至少512和256個周期。參考圖 2B，短類型ZQ校準的操作周期tZQCS為至少64個周期。圖3是圖1中所描述的ZQ校準控制器107的電路原理圖，且包括邏 輯門ND1 — ND6、延遲單元301和302以及反相器303 — 307。通過組合晶片選擇信號/CS、行地址選通信號/RAS、列地址選通信 號/CAS和寫使能信號/WE來使能ZQ校準命令ZQC (參見圖2A )。當 ZQ校準命令ZQC被使能且信號A10被禁止(處於邏輯低水平)時，邏 輯門ND1輸出處於邏輯低水平的信號ZQCL，且邏輯門ND2輸出處於 邏輯高水平的ZQ校準信號ZQCS。因此，響應於ZQ校準信號ZQCS 進行短類型ZQ校準。當ZQ校準命令ZQC被使能且信號A10被使能(處於邏輯高水平) 時，邏輯門ND1輸出處於邏輯高水平的信號ZQCL，且邏輯門ND2輸 出處於邏輯低水平的ZQ校準信號ZQCS。因此，響應於信號ZQCL進 行長類型ZQ校準。當信號ZQCL被使能(處於邏輯高水平)時，ZQ校準信號ZQINIT 或ZQOPER被使能。在半導M儲器件通電後，信號INIT_STATE最 初處於邏輯高水平。復位信號RESETb用於復位半導體存儲器件，且信 號RESET BP_L2H為延遲了預定時間的復位信號。因此，ZQ校準信號ZQINIT被使能(處於高邏輯水平)並進行初始7ZQ校準。在預定時間後，信號INIT_STATE響應於反饋信號ZQINITb_d 進入邏輯低水平。ZQ校準信號ZQOPER被使能。響應於ZQ校準信號 ZQOPER進行ZQ校準。圖4示出圖3中所描述的ZQ校準控制器的^Mt的信號時序圖。也就 是說，看命令(CMD)跡線，當ZQ校準命令ZQC被使能時，響應於 信號A10的邏輯低水平進行短類型ZQ校準，且響應於信號AIO的邏輯 高水平進行長類型ZQ校準。在長類型ZQ校準的情況下，最初響應於 ZQ校準信號ZQINIT進行初始ZQ校準。然後，響應於ZQ校準信號 ZQOPER進行ZQ校準。在CLK示出時鐘波形。圖5示出根據初始ZQ校準在圖1所示的ZQ校準電路的ZQ和ZQ' 節點上的電壓水平的信號時序圖。對於以至少512個周期進行的初始ZQ校準，電壓水平在供應電壓的 一半處(VDDQ/2)收斂。然而，在PVT變化較大的情況下，電壓水平 在初始ZQ校準期間不能達到目標電平。生成上拉和下拉碼 PCODE〈0:N〉和NCODEO:N〉因此沒有完成，且輸入緩衝器和輸出驅 動器不能具有目標電阻。在這種情況下，故障由阻抗不匹配引起。VSSQ 是相對於其確定VDDQ的參考電壓，即在VDDQ是漏極電壓的情況下， VSSQ是源極電壓。發明內容本發明的優選實施例涉及提供一種ZQ校準電路，用於在半導體存儲 器件的初始操作中另外地進行ZQ校準。在一個優選實施例中，半導體存儲器件的ZQ校準控制器包括第一信 號發生器，用於在半導體存儲器件的初始化期間生成預校準信號；第二信 號發生器，用於響應於ZQ校準命令生成ZQ校準信號；以及控制單元， 用於響應於預校準信號和ZQ校準信號輸出信號以控制ZQ校準。在另一優選實施例中，半導M儲器件的ZQ校準電路包括ZQ校準 單元，用於進行ZQ校準；ZQ校準控制器，用於響應於ZQ校準命令激 活ZQ校準單元；以及預校準控制器，用於響應於半導體存儲器件的初始 化信號激活ZQ校準單元。在進一步優選實施例中，4!:供一種方法，該方法用於進行半導*儲 器件的ZQ校準，包括響應於半導體存儲器件的初始化信號進行預校準，以及響應於ZQ校準命令進行ZQ校準。


圖l是傳統的ZQ校準電路的框圖。圖2A是根據ZQ校準的類型的相應的信號的邏輯水平的表。圖2B是根據ZQ校準的類型的時序參數的表。圖3是圖1中所描述的ZQ校準控制器的電路原理圖。圖4是圖3中所描述的ZQ校準控制器的操作的信號時序圖。圖5是在用於初始ZQ校準的ZQ校準電路的ZQ和ZQ'節點上的電 壓水平的信號時序圖。圖6是雙數據速率(DDR3 )半導體存儲器件的初始操作的信號時序圖。圖7是根據本發明的半導體存儲器件的ZQ校準控制器的框圖。圖8A是根據本發明的第一優選實施例的如圖7中所描述的預校準信 號發生器的框圖。圖8B是用於圖8A中所描述的預校準信號發生器的操作的信號時序圖。圖9A是根據本發明的第二優選實施例的如圖7中所描述的預校準信 號發生器的框圖。圖卯是用於圖9A中所描述的預校準信號發生器的操作的信號時序圖。圖IOA是根據本發明的第三優選實施例的如圖7中所描述的預校準 信號發生器的框圖。圖IOB是用於圖10A中所描述的預校準信號發生器的操作的信號時 序圖。圖11是如圖7中所描述的控制單元的框圖。圖12是用於根據本發明的ZQ校準控制器的操作的信號時序圖。圖13是根據本發明的ZQ校準電路的ZQ和ZQ'節點上的電壓水平 的時序圖。
具體實施方式
根據本發明的半導體存儲器件除響應於ZQ校準命令的ZQ校準之外 還在初始操作進行ZQ校準。因此半導體存儲器件設置有足夠的時間以在 初始操作進行ZQ校準，並且即使PVT變化大也能穩定地完成ZQ校準。在下文中，將參考附圖詳細說明根據本發明的ZQ校準電路。圖6示出雙數據速率(DDR3 )半導體存儲器件的初始操作的信號時 序圖，示出了在時間間隔Ta-Tl(Ta及Tl包括在內)的時鐘信號CLK、 時鐘禁止信號(clock bar signal) CLKb、供應電壓VDDQ、復位信號 RESETb、時鐘使能信號CKE、命令CMD以及組地址BA。在半導體存儲器件通電後，復位信號RESETb在邏輯高水平被禁止。 優選地，提供500ns的時間以初始化半導體存儲器件。也就是說，從復位 信號RESETb的禁止到時鐘使能信號CKE的使能的時間優選地是 500jis。在PVT變化大的傳統ZQ校準電路中，上拉和下拉電阻單元在初 始ZQ校準期間不能具有與外部電阻相同的電阻，從而導致阻抗不匹配。 因此，根據本發明，在500fis的初始化時間期間自動進行比傳統ZQ校準 更長時間的ZQ校準。通過釆用根據本發明的ZQ校準，即使在PVT變 化大的情況下也可以防止阻抗不匹配。ZQ校準在本發明中被定義成包括 預校準。圖7示出根據本發明的半導體存儲器件的ZQ校準控制器的框圖。 ZQ校準控制器包括ZQ校準信號發生器100、預校準信號發生器200以 及控制單元300。ZQ校準信號發生器100響應於ZQ校準命令ZQC生成ZQ校準信 號ZQESfIT、 ZQOPER和ZQCS。 ZQ校準信號發生器100與傳統的ZQ 校準控制器類似地操作。例如，ZQ校準信號發生器可具有與如圖3中所 描述的結構相同的結構。如上所述，ZQ校準信號ZQINIT、 ZQOPER 和ZQCS用於具有不同的操作時間的ZQ校準。預校準信號發生器200在半導體存儲器件的初始化生成預校準信號 PRE_ZQ。也就是說，在半導體存儲器件的初始化時使用初始化信號來使 能預校準信號PRE_ZQ。邏輯水平在半導體存儲器件的初始化時改變的 初始化信號包括復位信號RESETb和通電信號POWER—UPb。控制單元300響應於預校準信號PRE_ZQ和ZQ校準信號ZQCS、ZQINIT和ZQOPER控制ZQ校準。進行控制以當預校準信號PRE_ZQ 和ZQ校準信號ZQCS 、 ZQINIT和ZQOPER的中的至少 一個被使能時， 進行ZQ校準。例如，控制單元300生成分別對應於ZQ校準信號ZQCS、 ZQINIT 和ZQOPER的ZQ校準信號ZQCS—NEW 、 ZQINIT—NEW和 ZQOPER—NEW,半導體存儲器件根據ZQ校準信號ZQCS—NEW、 ZQINIT—NEW和ZQOPER_NEW進行相對應類型的ZQ校準。另外， 控制單元300響應於預校準信號PRE一ZQ生成ZQ校準信號 ZQCS—NEW、 ZQINIT—NEW和ZQOPER—NEW中的一個。可以控制 生成校準信號ZQCS、 ZQINIT和ZQOPER中的哪一個。稍後參考圖11 對此進^i兌明。圖8A、 9A和10A示出根據本發明的優選實施例的預校準信號發生 器200的框圖。預校準信號發生器在半導體存儲器件的初始化時生成脈衝類型的預 校準信號PRE_ZQ。因為傳統的ZQ校準信號ZQCS、 ZQINIT和 ZQOPER是脈衝類型的，所以預校準信號PRE_ZQ也被作為脈衝類型的 信號生成。如上所述，預校準信號發生器使用半導體存儲器件的初始化信號來使 能預校準信號PRE—ZQ。在圖8A和8B中描述了使用復位信號RESETb 的優選實施例。使用復位信號RESETb的預校準信號發生器包括邏輯門、 反相器和延遲單元。第一反相器801反轉復位信號RESETb。第一延遲單元802延遲第 一反相器801的輸出。邏輯門803對復位信號RESETb和第一延遲單元 802的輸出進行NAND運算。第二反相器反轉邏輯門803的輸出。第二 延遲單元805延遲第二反相器804的輸出，從而生成預校準信號 PRE-ZQ。圖8B示出圖8A中所描述的預校準信號發生器的^Mt的信號時序圖。 在半導體存儲器件的初始化時以邏輯低水平使能的復位信號RESETb在預定時間後變為邏輯高水平。預校準信號PRE_ZQ響應於復位信號RESETb被使能。圖8B中的波形B和C分別對應於圖8A中的點B和點C處的波形。根據第一延遲單元802的時間延遲量來確定預校準信號PRE—ZQ的脈衝寬度。將脈沖寬度設置成0.5 ltCK(ltCK = l個時鐘周期)，其 與傳統的ZQ校準信號ZQINIT的脈衝寬度近似相同。第二延遲線805 確定預校準信號PRE_ZQ的使能時間。將使能時間設置為從半導體存儲 器件通電開始的10ns,以使半導體存儲器件穩定地操作。因為第一和第 二延遲單元802和805的時間延遲僅用於確定信號的時序，所以可進行控 制使其根據半導體存儲器件的操作il^和製造^Ht而不同。圖9A和9B示出使用通電信號POWER—UPb生成預校準信號 PRE_ZQ的優選實施例。使用通電信號POWER—UPb的預校準信號發生 器包括邏輯門、反相器和延遲單元。第一延遲單元卯l延遲通電信號POWERJJPb。第一反相器卯2反 轉通電信號POWERJJPb。邏輯門卯3對第一延遲單元901和第一Jl相 器卯2的輸出進行NAND運算。第二反相器卯4反轉邏輯門卯3的輸出。 第二延遲單元卯5延遲第二反相器卯4的輸出，從而生成預校準信號 PRE—ZQ。圖9B示出圖9A中所描述的預校準信號發生器的操作的信號時序圖。 通電信號POWERJJPb在半導體存儲器件的初始化在邏輯高水平被禁 止，並在預定時間後變成邏輯低水平。預校準信號PRE一ZQ響應於通電 信號POWERJUPb作為脈衝被使能。圖9B中的波形E和F分別對應於 圖9A中的點E和F處的波形。以與關於圖8A和8B所^目似的方式，可以控制第一延遲單元901 和第二延遲單元卯5的時間延遲，從而對預校準信號PRE_ZQ分別產生 0.5 ~ ltCK的脈衝寬度和10ns的使能時間。在半導體存儲器件的初始化 時，用於M輯高水平到邏輯低水平使能通電信號POWER_UPb的持續 時間與用於從邏輯低水平到邏輯高水平禁止復位信號RESETb的持續時 間沒有大的不同。因此，第二延遲單元卯5可具有與如圖8A中所描述的 第二延遲單元805相似的時間延遲量。圖10A和10B示出用於從復位信號RESETb和通電信號 POWER—UPb 二者生成預校準信號PRE—ZQ的優選實施例。使用復位信 號RESETb和通電信號POWERJUPb 二者的預校準信號發生器包括邏輯 門1001、反相器1002和延遲單元1003。邏輯門1001對復位信號RESETb和通電信號POWERJJPb進行 NAND運算。反相器1002反轉邏輯門1001的輸出。延遲單元1003延遲12反相器1002的輸出，從而生成預校準信號PRE_ZQ。圖10B示出圖10A中所描述的預校準信號發生器的操作的信號時序 圖。利用復位信號RESETb和通電信號POWER—UPb的轉變時序不同這 一事實來生成脈沖信號F。脈衝信號F fc^遲以設置預校準信號PRE_ZQ 的使能時間，即如上所述其被延遲約10ns，從而生成預校準信號 PRE_ZQ。圖11示出圖7中所描述的控制單元300的框圖。控制單元300包括 邏輯門1101和反相器1102。邏輯門1101對ZQ校準信號ZQINIT和預 校準信號PRE—ZQ進行NOR運算。反相器1102反轉邏輯門1101的輸 出。控制單元300分別響應於由ZQ校準信號發生器100生成的ZQ校準 信號ZQCS、 ZQINIT和ZQOPER來使能新的ZQ校準信號 ZQCS—NEW、 ZQINIT—NEW和ZQOPER_NEW。當從預校準信號發 生器200使能預校準信號PRE_ZQ時，控制單元300使能ZQ校準 ZQINIT_NEW以進行初始ZQ校準。在該情況下，通過傳統ZQ校準，當預校準信號PRE-ZQ在初始化 期間被使能時，半導體存儲器件還進行初始ZQ校準。當半導體存儲器件 在初始化期間被通電時，響應於預校準信號PRE—ZQ和傳統ZQ校準信 號ZQINIT進行初始ZQ校準。因此，即使PVT變化大，半導體存儲器 件也可完成ZQ校準並穩定地^Mt。儘管圖11示出了由預校準信號PRE一ZQ使能ZQ校準信號 ZQINIT_NEW的優選實施例，然而還通過調整控制單元300的結構來4吏 能ZQ校準信號ZQCS_NEW或ZQOPER_NEW。在該情況下，還可以 調整根據預校準信號PRE_ZQ的初始ZQ校準的操作時間。根據本發明的ZQ校準控制器還可包括圖1中所描述的時間計數器， 但是這在圖7中被省略。時間計數器接收ZQ校準信號ZQCS_NEW、 ZQINIT—NEW和ZQOPER—NEW,並根據ZQ校準信號ZQCS_NEW、 ZQINIT_NEW和ZQOPER—NEW激活比較器預定的時間。半導體存儲 器件根據ZQ校準信號ZQCS_NEW、 ZQINIT_NEW和ZQOPER—NEW 進行相對應類型的ZQ校準。圖12示出根據本發明的ZQ校準控制器的操作的信號時序圖。當在半導體存儲器件的初始化期間發生復位信號RESETb或通電信號POWER—UPb的水平轉變時，在預定時間後使能預校準信號PRE—ZQ。 ZQ校準信號ZQINIT一NEW通過預校準信號PRE_ZQ使能且在初始化 期間進行ZQ校準。另外，ZQ校準信號ZQINIT_NEW通過ZQ校準命 令ZQC使能。半導體存儲器件另外地在初始化期間進行ZQ校準。也就是說，傳統的ZQ校準電路進行對應於圖12所示的ZQ校準信 號ZQINIT—NEW的第二使能的ZQ校準。根據本發明，ZQ校準電M 次進行ZQ校準，其對應於由預校準信號PRE—ZQ使能的ZQ校準信號 ZQINIT_NEW的第一使能。因此，即使PVT變化大，半導^儲器件 也可完成ZQ校準。圖13示出在根據本發明的ZQ校準電路的ZQ和ZQ'節點上的電壓 水平的信號時序圖。因為根據本發明的半導體存儲器件另外地在初始化期間進行ZQ校 準，所以對於在ZQ和ZQ'節點上的電壓水平來說有可能在初始化期間穩 定地達到目標水平。根據本發明，用於進行半導體存儲器件的ZQ校準的方法包括響應於 初始化信號進行預校準和響應於ZQ校準命令進行ZQ校準。響應於復位 信號和通電信號中的至少一個進行預校準。還響應於外部命令進行ZQ校 準。雖然已經參照特定的優選實施例描述了本發明，但是對本領域技術人員來說，顯然在不偏離權利要求中所定義的本發明的精神和範圍的4Ht下 可作出各種變化和修改。
權利要求
1.一種半導體存儲器件的ZQ校準控制器，包括第一信號發生器，用於在所述半導體存儲器件的初始化期間生成預校準信號；第二信號發生器，用於響應於ZQ校準命令生成ZQ校準信號；以及控制單元，用於響應於所述預校準信號和所述ZQ校準信號，輸出信號以控制ZQ校準。
2. 權利要求1所述的ZQ校準控制器，其中所述ZQ校準信號 中的每一個對應於所述ZQ校準的特定操作持續時間。
3. 權利要求l所述的ZQ校準控制器，其中響應於在初始化期 間邏輯水平改變的初始化信號生成所述預校準信號。
4. 權利要求3所述的ZQ校準控制器，其中所述初始化信號從 包括復位信號、通電信號及其組合的組中選擇。
5. 權利要求l所述的ZQ校準控制器，其中所述ZQ校準命令 響應於晶片選擇信號、行地址選通信號、列地址選通信號和寫使能信 號被使能。
6. 權利要求2所述的ZQ校準控制器，其中當所述預校準信號 被使能時，所述控制單元根據所述ZQ校準信號中的一個控制所述 ZQ校準的操作持續時間。
7. 權利要求3所述的ZQ校準控制器，其中所述預校準信號和 所述ZQ校準信號是脈衝類型的信號。
8. 權利要求7所述的ZQ校準控制器，其中所述第一信號發生 器包括第一^jf目器，用於反轉復位信號；第一延遲單元，用於延遲所述第一反相器的輸出；邏輯門，用於對所述復位信號和所述第一延遲單元的輸出進行 NAND運算；第二反相器，用於反轉所述邏輯門的輸出；以及第二延遲單元，用於延遲所述第二反相器的輸出，從而生成所述 預校準信號。
9. 權利要求7所述的ZQ校準控制器，其中所述第一信號發生 器包括第一延遲單元，用於延遲通電信號； 第一>^相器，用於反轉所述通電信號；邏輯門，用於對所述第一延遲單元和所述第一反相器的輸出進行 NAND運算；第二反相器，用於反轉所述邏輯門的輸出；以及第二延遲單元，用於延遲所述第二反相器的輸出，從而生成所述 預校準信號。
10. 權利要求7所述的ZQ校準控制器，其中所述第一信號發生 器包括邏輯門，用於對通電信號和復位信號進行NAND運算；反相器，用於反轉所迷邏輯門的輸出；以及延遲單元，用於延遲所述反相器的輸出，從而生成所述預校準信號。
11. 權利要求6所述的ZQ校準控制器，其中所述控制單元包括邏輯門，用於對所述預校準信號和所述ZQ校準信號中的一個進 行NOR運算；反相器，用於反轉所迷邏輯門的輸出；以及發送器，用於發送其餘ZQ校準信號。
12. 權利要求1所述的ZQ校準控制器，其中所述控制單元控制 生成上拉碼和下拉碼的ZQ校準電路的激活。
13. —種半導M儲器件的ZQ校準電路，包括 ZQ校準單元，用於進行ZQ校準；ZQ校準控制器，用於響應於ZQ校準命令激活所述ZQ校準單 元；以及預校準控制器，用於響應於所述半導體存儲器件的初始化信號激活所述ZQ校準單元。
14. 權利要求13所述的ZQ校準電路，其中所述ZQ校準單元 在根據所述ZQ校準命令的初始ZQ校準之前響應於所述初始化信號 進行所述ZQ校準。
15. 權利要求14所述的ZQ校準電路，其中所述ZQ校準命令 響應於晶片選擇信號、行地址選通信號、列地址選通信號和寫使能信 號4皮使能。
16. 權利要求14所述的ZQ校準電路，其中所迷初始化信號從 復位信號、通電信號及其組合中選擇。
17. —種用於進行半導體存儲器件的ZQ校準的方法，所述方法 包括響應於所述半導體存儲器件的初始化信號進行預校準； 響應於ZQ校準命令進行ZQ校準。
18. 權利要求17所述的方法，其中響應於從復位信號、通電信 號及其組合中選擇的初始化信號進行所述預校準。
19. 權利要求17所述的方法，其中從外部器件輸入所述ZQ校 準命令。
全文摘要
本發明提供一種ZQ校準控制器和用於ZQ校準的方法。ZQ校準電路另外地在半導體存儲器件的初始操作中進行ZQ校準。ZQ校準電路的ZQ校準控制器包括第一信號發生器、第二信號發生器和控制單元。第一信號發生器在半導體存儲器件的初始化期間生成預校準信號。第二信號發生器響應於ZQ校準命令生成ZQ校準信號。控制單元響應於預校準信號和ZQ校準信號輸出信號以控制ZQ校準。
文檔編號H03K3/037GK101261874SQ20081000656
公開日2008年9月10日 申請日期2008年3月6日 優先權日2007年3月8日
發明者樸起德, 金基鎬 申請人:海力士半導體有限公司