乘法模擬數字轉換器及其管線模擬數字轉換器的製造方法
2023-10-06 14:06:54
乘法模擬數字轉換器及其管線模擬數字轉換器的製造方法
【專利摘要】一種乘法模擬數字轉換器(Multiplying?Analog-to-digital?Converter)及其管線模擬數字轉換器，該乘法模擬數字轉換器包括採樣保持單元，針對模擬信號進行採樣，以得到採樣電平；模擬數字轉換單元針對模擬信號轉換得到數位訊號；數字模擬轉換單元針對數位訊號轉換得到還原信號電平；運算單元根據採樣電平及還原信號電平的差值產生輸出信號；比較單元將輸出信號的電平與上臨界電平與下臨界電平比較，並輸出指示信號，上臨界與下臨界電平定義既定電平範圍；及控制單元，在指示信號指示輸出信號的電平落於既定電平範圍外時，平移數位訊號的數值並據以輸出調整後的數位訊號。
【專利說明】乘法模擬數字轉換器及其管線模擬數字轉換器
【技術領域】
[0001]本發明涉及一種乘法模擬數字轉換器(Multiplying Analog-to-digitalConverter),且特別是一種省略前置採樣保持(Sample and Hold)電路的乘法模擬數字轉換器。
【背景技術】
[0002]在科技發展日新月異的現今時代中，管線(Pipeline)模擬數字轉換器(Analog-to-digital Converter)已被開發出來,並被廣泛地應用在諸如無線傳輸電路及消費性數字電子產品中。一般來說，多位的管線模擬數字轉換器包括前級採樣保持(Sampleand Hold)電路及至少一級乘法模擬數字轉換器。前級採樣保持電路針對輸入模擬信號進行採樣，以得到採樣信號。此至少一級乘法模擬數字轉換器根據此採樣信號來轉換得到對應的數位訊號。
[0003]然而對現有的管線模擬數字轉換器來說，此前級採樣保持電路中多需以電容值較高的電容及高耗能的運算放大器來實現，這樣一來，將使得現有的管線模擬數字轉換器面臨高耗能功率及電路面積較大的問題。據此，如何針對現有的管線模擬數字轉換器提出合適的電路設計方案，藉此改善現有管線模擬數字轉換器功率耗損較高及電路面積較大的問題，為業界不斷致力的方向之一。
【發明內容】
[0004]根據本公開的第一方面，提出一種乘法模擬數字轉換器(MultiplyingAnalog-to-digital Converter),包括採樣保持單元、模擬數字轉換單元、數字模擬轉換單元、運算單元、比較單元及控制單元。採樣保持單元針對模擬信號進行採樣，以得到採樣電平，模擬數字轉換單元針對模擬信號轉換得到數位訊號，其的數值範圍介於最小值及最大值之間，而數字模擬轉換單元針對數位訊號轉換得到還原信號電平。運算單元根據採樣電平及還原信號電平的差值產生輸出信號。比較單元將輸出信號的電平與上臨界電平與下臨界電平比較，並輸出代表比較結果的指示信號，上臨界與下臨界電平定義既定電平範圍。當指示信號指示輸出信號的電平落於既定電平範圍外時，控制單元平移數位訊號的數值並據以輸出調整後的數位訊號。
[0005]根據本公開的第二方面，提出一種乘法模擬數字轉換器包括模擬數字轉換單元、切換電容電路、比較單元及控制單元。模擬數字轉換單元針對模擬信號轉換得到數位訊號，其中數位訊號的數值範圍介於最小值及最大值之間。切換電容電路依據模擬信號與數位訊號以產生輸出信號。比較單元將輸出信號的電平與上臨界電平與下臨界電平比較，並輸出代表比較結果的指示信號，其中上臨界與下臨界電平定義既定電平範圍。當指示信號指示輸出信號的電平落於既定電平範圍外時，控制單元平移數位訊號的數值並據以輸出調整後的數位訊號。
[0006]根據本公開的第三方面，提出一種管線(Pipeline)模擬數字轉換器(Digital toAnalog Converter),包括前述第一方面中提及的乘法模擬數字轉換器及一至多個後級乘法模擬數字轉換器；其中此一至多個後級乘法模擬數字轉換器根據輸出信號提供第二數位訊號。
[0007]根據本公開的第四方面，提出一種管線模擬數字轉換器，包括前述第二方面提及的乘法模擬數字轉換器及一至多個後級乘法模擬數字轉換器；其中此一至多個後級乘法模擬數字轉換器根據輸出信號提供第二數位訊號。
[0008]為了對本發明的上述及其他方面有更佳的了解，下文特舉優選實施例，並配合附圖，作詳細說明如下:
【專利附圖】
【附圖說明】
[0009]圖1繪示依照一實施例的管線模擬數字轉換器的方塊圖。
[0010]圖2繪示依照第一實施例的乘法模擬數字轉換器的詳細方塊圖。
[0011]圖3繪示依照一實施例的圖2的乘法模擬數字轉換器的實際電路圖。
[0012]圖4繪示其繪示依據一實施例的圖3的乘法模擬數字轉換器的實際電路的相關信號時序圖。
[0013]圖5繪示依據第二實施例的乘法模擬數字轉換器的方塊圖。
[0014]圖6繪示依據一實施例的圖2的乘法模擬數字轉換器的模擬信號的電壓示意圖。
[0015]圖7繪示圖2的乘法模擬數字轉換器在一操作實例下的轉換曲線與一理想轉換曲線的示意圖。
[0016]圖8繪示圖2的乘法模擬`數字轉換器在另一操作實例下的轉換曲線的示意圖。
[0017]圖9繪示依據一實施例的圖5的乘法模擬數字轉換器中的控制單元的真值表的示意圖。
[0018]圖10繪示依據一實施例的圖5的乘法模擬數字轉換器中的控制單元的邏輯電路的電路圖。
[0019]圖11繪示依據一實施例的圖5的乘法模擬數字轉換器的實際電路圖。
[0020]圖12繪示依據另一實施例的圖5的乘法模擬數字轉換器中的控制單元的邏輯電路的電路圖。
[0021]【主要元件符號說明】
[0022]1:管線模擬數字轉換器
[0023]100、100』:乘法模擬數字轉換器
[0024]200_1-200_N:後級乘法模擬數字轉換器
[0025]10,310:採樣保持單元
[0026]20,320:模擬數字轉換單元
[0027]30,330:數字模擬轉換單元
[0028]40,340:運算單元
[0029]1000、3000:切換電容電路
[0030]swl-sw7:開關
[0031]C1、C2:電容
[0032]OP:運算放大器[0033]CP1、CP2、CP1』、CP2』:比較器
[0034]LT1、LTI，:鎖存器
[0035]50:比較單元
[0036]51、52:比較子單元
[0037]60,560:控制單元
【具體實施方式】
[0038]請參照圖1，其繪示依照一實施例的管線模擬數字轉換器的方塊圖。本實施例的管線(Pipeline)模擬數字轉換器(Digital to Analog Converter) I針對模擬信號Vin進行轉換，以得到包括M個位的數字數據Dd，M為大於I的自然數。舉例來說，管線模擬數字轉換器I包括乘法模擬數字轉換器(Multiplying Analog-to-digital Converter) 100及N個後級乘法模擬數字轉換器200_1至200_N，其中N為自然數。乘法模擬數字轉換器100與N個後級乘法模擬數字轉換器200_1至200_N串聯連接。
[0039]接下來是舉例，來針對管線模擬數字轉換器I中的乘法模擬數字轉換器100及後級乘法模擬數字轉換器200_1至200_N作進一步的說明。
[0040]第一實施例
[0041]請參照圖2，其繪示依照第一實施例的乘法模擬數字轉換器100的詳細方塊圖。舉一個操作實例來說，乘法模擬數字轉換器100為1.5位的模擬數字轉換器，其用以針對模擬信號Vin轉換得到一數位訊號(於以下將該數位訊號的數值稱為數字值DdO)，其例如指示數字數據Dd中的前1.5個位的數值。
[0042]在乘法模擬轉換器100為1.5位模擬數字乘法器的例子中，數字值DdO的數值範圍為數值0、1及2 ;換句話說，數字值DdO的最小值DdOjnin及最大值Dd0_max分別等於數字值O及數字值2。如果以溫度計碼(Thermometer Code)來表不,最小值Dd0_min及最大值Dd0_max分別可以下列二進位制數值(00)2及(11)2來表示。在本實施方式中，系統一以溫度計碼來表示數字值DdO的數值，也就是說數字值DdO的數值範圍可表示為(00)2、(Ol)2及(11)2。
[0043]乘法模擬數字轉換器100包括採樣保持單元10、模擬數字轉換單元20、數字模擬轉換單元30及運算單元40。採樣保持單元10受控於時鐘信號clk，來針對模擬信號Vin進行採樣，以得到採樣電平Ls。模擬數字轉換單元20受控於時鐘信號clk，針對模擬信號Vin轉換得到數字值DdO。數字模擬轉換單元30針對數字值DdO轉換得到還原信號電平Lf。運算單元40根據採樣電平Ls及還原信號電平Lf的差值來產生輸出信號Vo。
[0044]舉例來說，本實施例的運算單元40包括減法器41及增益為2的冪次方的乘法器42。減法器41將採樣電平Ls減去還原信號電平Lf，以找出期間的差值。增益為2的冪次方的乘法器42依據減法器41求得的差值產生輸出信號Vo。
[0045]請參照圖3，其繪示依照一實施例的圖2的乘法模擬數字轉換器100的實際電路圖。模擬數字轉換單元20由比較器CP1、CP2及鎖存器LTl來實現。比較器CPl及CP2分別比較模擬信號Vin及第一臨界電平l/4Vref及比較模擬信號Vin及第二臨界電平一l/4Vref，以對應地決定數字值DdO的最高有效位(Most Significant Bit，MSB)Dd0_MSB及最低有效位(Least Significant Bit, LSB)Dd0_LSB。鎖存器LTl用以暫存數字值DdO，並分別在數字值DdO具有數值(OO)2, (01)2及(Il)2時提供致能的信號top、mid及bot。
[0046]採樣保持單元10、數字模擬轉換單元30及運算單元40由切換電容電路1000來實現，其中包括切換開關swl-sw7、電容Cl、C2及運算放大器0P。進一步的說,開關swl受時鐘信號ck2的控制；開關sw2及sw3受時鐘信號ckl的控制；開關sw7受時鐘信號cklP的控制；開關sw4-sw6分別受信號top、mid及bot的控制。
[0047]請參照圖4，其繪示依據一實施例的圖3的乘法模擬數字轉換器100的實際電路的相關信號時序圖。舉例來說，時鐘信號cklP的波形與時鐘信號ckl接近，然而時鐘信號cklP的下降沿(Falling Edge)的觸發時點略早於時鐘信號ckl的下降沿。經由開關swl_sw3及sw7的切換操作，模擬電壓電容Cl及C2在時鐘信號ckl及cklP為高電平的期間中被充電，以於其的兩端存儲模擬電壓Vin，並在時鐘信號ck2為高電平的期間中於運算放大器OP的輸出端上得到電平實質上等於2Vin的輸出信號。
[0048]同時，信號top、mid及bot其中一個亦於時鐘信號ck2為高電平的期間中為致能，以選擇性地將參考電壓+Vref、接地電壓GND或參考電壓-Vref其中一個提供至電容C2的一端，使得輸出信號Vo選擇性地對應至2Vin+Vref、2Vin及2Vin_Vref的電平。
[0049]相似於乘法模擬數字轉換器100，後級乘法模擬數字轉換器200_1至200_N中例如具有採樣保持單元、模擬數字轉換單元、數字模擬轉換單元及運算單元，其與乘法模擬數字轉換器100中對應的單元執行實質上相同的操作，以對應地產生數字數據Ddl至DdN。由於後級乘法模擬數字轉換器200_1至200_N與乘法模擬數字轉換器100具有相近的電路結構，在本實施例中則不再對其進行贅述。
[0050]綜合參考圖1及圖2，本實施例的管線模擬數字轉換器I省略前級採樣保持電路的設計，並使用其中的第一級乘法模擬數字轉換器(即是乘法模擬數字轉換器100)來接收欲進行轉換的模擬信號Vin。換句話說，相較於傳統管線模擬數字轉換器，本實施例的管線模擬數字轉換器I可經由省略前級採樣保持電路的電路設計，來一併解決傳統管線模擬數字放大器因使用前級採樣保持電路所帶來的高耗能功率及電路面積較大的問題。
[0051]第二實施例
[0052]請參照圖5，其繪示依照本發明第二實施例的乘法模擬數字轉換器的方塊圖。本實施例的乘法模擬數字轉換器100』與圖2的第一實施例的乘法模擬數字轉換器100不同之處主要在於，本實施例的乘法模擬數字轉換器100』除了採樣保持單元310、模擬數字轉換單元320、數字模擬轉換單元330及運算單元40之外，還設置有比較單元50控制單元60，以針對乘法模擬數字轉換器100進行改良，以解決乘法模擬數字轉換器100所產生的數字值DdO可能發生錯誤的問題。以下在對圖5的乘法模擬數字轉換器100』描述之前，先將利用圖6至圖8來解釋乘法模擬數字轉換器100中數字值DdO發生錯誤的原理。
[0053]請再次參照圖2。在圖2所示的第一實施例中，乘法模擬數字轉換器100與各後級乘法模擬數字轉換器200_1至200_N具有相似的電路結構。然而，由於管線模擬數字轉換器I省略了前級採樣保持電路的設計，乘法模擬數字轉換器100中的採樣保持單元10及模擬數字轉換單元20在執行對應的採樣保持操作及模擬數字轉換操作時，模擬信號Vin為電平持續變動的模擬電壓信號，譬如圖6的波形圖所示，其中圖6是繪示依據一實施例的圖2的乘法模擬數字轉換器的模擬信號Vin的電壓示意圖。
[0054]此外，雖然採樣保持單元10及模擬數字轉換單元20接收相同的時鐘信號，然而此兩單元所接收的時鐘信號之間往往因為許多非理想因素而存在相位差。更具體地說，令提供至採樣保持單元10的時鐘信號以Clkl來表示，提供至模擬數字轉換單元20的時鐘信號以clk2來表示，而時鐘信號clk2相較於時鐘信號clkl具有相位差，分別於時間點t2驅動模擬數字轉換單元20執行模擬數字轉換操作及於時間點tl驅動採樣保持單元10執行採樣操作。
[0055]以圖6所示的例子來說，時鐘信號clk2的相位落後時鐘信號clkl的相位，使得時間點t2相較於時間點tl延遲時間差Atl;在時間差Atl中，模擬電壓Vin的電平由電平LVl變動至電平LV2。據此，模擬數字轉換單元20所參考到的模擬電壓Vin (對應至電平LV2)比採樣保持單元10所參考到的模擬電壓Vin(對應至電平LVl)往上偏移了電位差AVI。這樣一來，經由模擬數字轉換及數字模擬轉換單元20與30得到的還原信號電平Lf (與電平LV2對應)將偏離採樣保持單元10得到的採樣電平Ls (與電平LVl對應)，進而導致根據其差值運算得到的輸出信號Vo發生電平偏移，並影響到乘法模擬數字轉換器100的轉換曲線。
[0056]請參照圖7，其繪示圖2的實施例的乘法模擬數字轉換器100於一操作實例下的轉換曲線與一理想轉換曲線的示意圖。理想上，1.5位的乘法模擬數字轉換器100在模擬電壓Vin等於臨界電壓VTl及VT2時發生轉折，而對於電平低於臨界電壓VTl、電平介於臨界電壓VTl及VT2之間及電平高於臨界電壓VT2的模擬電壓Vin來說，其分別對應至具有數值(OO)2, (Ol)2 及(Il)2 的數字值 DdO。
[0057]然而一旦模擬數字轉換單元20所參考到的模擬電壓Vin(對應至電平LV2)比採樣保持單元10所參考到的模擬電壓Vin (對應至電平LVl)高一個電位差AV1，將對應地使乘法模擬轉換器100』不再具有理想轉換曲線S，而改為具有轉換曲線S』。轉換曲線S』與理想轉換曲線S相比，提前至模擬電壓Vin等於臨界電壓VTl-AVl及模擬電壓Vin等於臨界電壓VT2-AV1的時候發生轉折，這使得輸出信號Vo的電平產生電平偏移，進而使得轉換得到的數字值DdO發生錯誤。
[0058]依據理想轉換曲線S，除了最前段及最後段，輸出信號Vo的電平範圍介於上下臨界電平Vref/4及-Vref/4之間。一般來說，只要輸出信號Vo的電平範圍仍落在上下臨界電平Vref/2及-Vref/2之間，其誤差或許可以由管線數字模擬轉換器I本身的內建自我修復機制(Built-1n Redundancy)來修正。然而在轉換曲線S』的情況中，輸出信號Vo的電平偏移使其的電平範圍卻超過上下臨界電平Vref/2及-Vref/2的範圍，因此難以通過管線數字模擬轉換器I本身的內建自我修復機制來進行修正。
[0059]請參照圖8，其為圖2的實施例的乘法模擬數字轉換器100於另一個操作實例中的轉換曲線的示意圖。在此另一個操作實例中，時鐘信號clk2的相位領先時鐘信號clkl的相位，使得時間點t2』相較於時間點tl』提早時間差At2 ;在時間差At2中，模擬電壓Vin的電平由電平LV2』變動至電平LV1。換句話說，當時鐘信號clk2的相位領先時鐘信號clkl的相位時，亦將發生相似的錯誤的情形，使得乘法模擬轉換器100』不具有理想轉換曲線S，而是具有轉換曲線S」。
[0060]請再次參照圖5。如前所述，圖5的實施例的乘法模擬數字轉換器100』還設置有比較單元50控制單元60，以解決前述圖6至圖8所示的數字值DdO發生錯誤的問題。
[0061]比較單元50將輸出信號Vo的電平與上臨界電平(譬如Vref/2)與下臨界電平(譬如-Vref/2)比較，並輸出代表比較結果的指示信號。其中上臨界電平與下臨界電平，分別譬如為Vref/2與-Vref/2，定義理想中輸出信號No的既定電平範圍。值得注意的是，此實施例的上臨界電平的絕對值等於下臨界電平的絕對值，但於其他實施例兩者可以不相同。
[0062]此外，指示信號譬如可包括指示子信號S_lead及S_lag,比較單元50包括比較子單元51及52，以分別提供指示子信號S_lead及S_lag。進一步的說，比較子單元51比較輸出信號Vo的電平及上臨界電平Vref/2，並於輸出信號Vo實質上高於上臨界電平Vref/2 (即是模擬數字轉換單元320所接收的時鐘信號clk2的相位領先採樣保持單元310所接收的時鐘信號clkl的相位)時，提供致能的指示子信號S_lead。類似地，比較子單元52比較輸出信號Vo的電平及下臨界電平-Vref/2，並於輸出信號No實質上低於下臨界電平-Vref/2 (即是模擬數字轉換單元320所接收的時鐘信號clk2的相位落後採樣保持單元310所接收的時鐘信號clkl的相位)時提供致能的指示子信號S_lag。
[0063]控制單元60接收模擬數字轉換單元320提供的數字值DdO ;此外，控制單元60還參考指示子信號S_lead&S_lag，來判斷輸出信號Vo的電平是否落於既定電平範圍Vref/2至-Vref/2之內，並據以針對數字值DdO進行調整，以提供調整後的數字值DdO』。
[0064]當指示信號指示輸出信號Vo的電平實質上落於既定電平範圍Vref/2至-Vref/2內時，控制單元60不針對數字值DdO進行調整，換句話說，數字值DdO』與數字值DdO實質上相同。
[0065]相反地，當指示信號指示輸出信號Vo的電平實質上落於電平範圍Vref/2至-Vref/2外時，控制單元60針對數字值DdO進行數值修正，以輸出調整後的數字值DdO 』。進一步的說，當接收到致能的指示子信號S_lead(即是輸出信號Vo實質上高於上臨界值Vref/2)時，且數字值DdO小於其的最大值(即是數值(Il)2)時，控制單元60將數字值DdO加一既定數，並據以輸出數字值DdO』。當接收到致能的指示信號S_lag(即是輸出信號Vo的電平實質上低於下臨界電平-Vref/2)時，且數字值DdO大於其的最小值(即是數值(OO)2)時，控制單元60將數字值DdO減該既定數，並據以輸出數字值DdO』。該既定數譬如為I。
[0066]綜合以上，通過比較單元50及控制單元60的操作，乘法模擬數字轉換器100』可參考輸出信號Vo的電平偏移情形，來得知模擬數字轉換單元320所接收的時鐘信號clk2及採樣保持單元310所接收的時鐘信號clkl之間的相位偏移情形，並據以針對數字值DdO進行數值調正，藉此得到正確的數字值DdO』。
[0067]舉一個操作實例來說，控制單元60可以組合邏輯電路來實現。在乘法模擬數字轉換器100』為1.5位的模擬數字轉換器的例子中，控制單元60的真值表及邏輯電路譬如可分別如圖9及圖10所示，而其的數字值DdO』的兩個位DdO』 _MSB及DdO』 _LSB可分別以下列邏輯運算式表示:
[0068]DdO' MSB = SJag x DdO MSB χ DdO LSB + S—lead x SJag x DdO LSB
[0069]
DdO'一LSB = SJead χ DdO MSB χ DdO—LSB + SJagχ DdO LSB + SJead χ SJag χ DdO MSB
[0070]請參照圖11，其繪示依據一實施例的圖5的乘法模擬數字轉換器100』的實際電路圖。如於圖5的相關說明中所述，本實施例的乘法模擬數字轉換器100』與圖2的乘法模擬數字轉換器100不同之處在於其中還包括比較單元50及控制單元60，其分別針對輸出信號Vo進行比較以得到指示子信號S_lead& S_lag，及根據指示子信號S_lead、S_lag及數字值 DdO_MSB 及 DdO_LSB 來得到數字值 DdO』 _MSB 及 DdO』 _LSB。
[0071]此外，在控制單元60前述針對數字值DdO』進行的修正操作的同時，原信號top、mid及bot亦對應地受到修正；控制單元60還輸出修正後的信號top』、mid』及bot』，其分別對應地在數字值DdO』具有數值(00)2、(01)2及(Il)2時為致能。關於圖11的其他細節可參照圖3的說明，在此為簡明起見不再贅述。
[0072]在本發明前述第一及第二實施例中，雖僅以乘法模擬數字轉換器100及100』為
1.5位的模擬數字轉換器的情形為例作說明，然而，本實施例的乘法模擬數字轉換器並不局限於此。在其他例子中，本實施例的乘法模擬數字轉換器還可為具有其他位數的模擬數字轉換器。舉另一個實施例來說，本實施例的乘法模擬數字轉換器可為2.5位的模擬數字轉換器，而其對應的控制電路560例如具有如圖12所述的邏輯電路結構。而其他位數的控制電路的邏輯電路結構與真值表也可類推。
[0073]值得注意的是，在圖1的管線模擬數字轉換器I的電路設計中，省去前級前級採樣保持電路的情形為例作說明，然而，本公開的管線模擬數字轉換器並不局限於此。在其他實施例的管線模擬數字轉換器中，也可在設置有前級採樣保持電路的情況下，採用本申請前述各實施例的乘法模擬數字轉換器的電路設計。
[0074]綜合以上，在上述的實施例中，通過額外設置比較單元及控制單元，乘法模擬數字轉換器可參考輸出信號的電平偏移情形，來針對模擬數字轉換單元所輸出的數字值進行調正，因此降低了數字值的誤差。此外，在應用上述乘法模擬數字轉換器的管線模擬數字轉換器中，根據設計上的需求，可進一步省去前級前級採樣保持電路，而解決高耗能功率及電路面積較大的問題。
[0075]綜上所述，雖然本發明已以優選實施例公開如上，然其並非用以限定本發明。本領域技術人員在不脫離本發明的精神和範圍內，當可作各種的更動與潤飾。因此，本發明的保護範圍當視所附權利要求書所界定者為準。
【權利要求】
1.一種乘法模擬數字轉換器(Multiplying Analog-to-digital Converter),包括: 一採樣保持單元，針對一模擬信號進行採樣，以得到一採樣電平； 一模擬數字轉換單元，針對該模擬信號轉換得到一數位訊號，其中該數位訊號的數值範圍介於一最小值及一最大值之間； 一數字模擬轉換單元，針對該數位訊號轉換得到一還原信號電平； 一運算單元，根據該採樣電平及該還原信號電平的差值產生一輸出信號； 一比較單元，將該輸出信號的電平與一上臨界電平與一下臨界電平比較，並輸出代表比較結果的一指示信號，其中該上臨界電平與該下臨界電平定義一既定電平範圍；以及一控制單元，當該指示信號指示該輸出信號的電平落於該既定電平範圍外時，平移該數位訊號的數值並據以輸出一調整後的數位訊號。
2.如權利要求1所述的乘法模擬數字轉換器，其中該運算單元包括: 一減法器，將該採樣電平及該還原信號電平相減；以及 一運算放大器 ，依據該減法器的該相加結果以產生該輸出信號。
3.如權利要求1所述的乘法模擬數字轉換器，其中 該指示信號指示該輸出信號的電平實質上高於該上臨界電平且該數位訊號小於該最大值時，該控制單元將該數位訊號的數值加一既定數。
4.如權利要求1所述的乘法模擬數字轉換器，其中當該指示信號指示該輸出信號的電平實質上低於該下臨界電平且該數位訊號大於該最小值時，該控制單元將該數位訊號的數值減一既定數。
5.如權利要求1所述的乘法模擬數字轉換器，其中該指示信號包括一第一及一第二指示子信號，該比較單元包括: 一第一比較子單元，比較該輸出信號的電平及該上臨界電平，並於該輸出信號實質上高於該上臨界電平時提供致能的該第一指示子信號；及 一第二比較子單元，比較該輸出信號的電平及該下臨界電平，並於該輸出信號實質上低於該下臨界電平時提供致能的該第二指示子信號。
6.如權利要求1所述的乘法模擬數字轉換器，其中該採樣保持單元、該數字模擬轉換單元及該運算單元被實施為一切換電容電路。
7.一種乘法模擬數字轉換器(Multiplying Analog-to-digital Converter),包括: 一模擬數字轉換單元，針對一模擬信號轉換得到一數位訊號，其中該數位訊號的數值範圍介於一最小值及一最大值之間； 一切換電容電路，依據該模擬信號與該數位訊號以產生一輸出信號； 一比較單元，將該輸出信號的電平與一上臨界電平與一下臨界電平比較，並輸出代表比較結果的一指示信號，其中該上臨界電平與該下臨界電平定義一既定電平範圍；以及一控制單元，當該指示信號指示該輸出信號的電平落於該既定電平範圍外時，平移該數位訊號的數值並據以輸出一調整後的數位訊號。
8.如權利要求7所述的乘法模擬數字轉換器，其中該切換電容電路包括: 一至多個開關，耦接於該模擬信號，並且當中至少一個開關依據該數位訊號來作切換； 一至多個電容，耦接至該一至多個開關；以及一運算放大器，包括一輸入節點I禹接至該一至多個電容，以及一輸出節點產生該輸出信號。
9.如權利要求7所述的乘法模擬數字轉換器，其中 該指示信號指示該輸出信號的電平實質上高於該上臨界電平且該數位訊號小於該最大值時，該控制單元將該數位訊號的數值加一既定數。
10.如權利要求7所述的乘法模擬數字轉換器，其中當該指示信號指示該輸出信號的電平實質上低於該下臨界電平且該數位訊號大於該最小值時，該控制單元將該數位訊號的數值減一既定數。
11.如權利要求7所述的乘法模擬數字轉換器，其中該指示信號包括一第一及一第二指示子信號，該比較單元包括: 一第一比較子單元，比較該輸出信號的電平及該上臨界電平，並於該輸出信號實質上高於該上臨界電平時提供致能的該第一指示子信號；及 一第二比較子單元，比較該輸出信號及該下臨界電平，並於該輸出信號實質上低於該下臨界電平時提供致能的該第二指示子信號。
12.一種管線(Pipeline)模擬數字轉換器(Digital to Analog Converter),包括: 如權利要求1所述的乘法模擬數字轉換器；以及 一至多個後級乘法模擬數字轉換器，用以根據該第一輸出信號提供一第二數位訊號。
13.一種管線(Pipeline)模擬數字轉換器(Digital to Analog Converter),包括: 如權利要求7所述的乘法模擬數字轉換器；以及 一至多個後級乘法模擬數字轉換器，用以根據該第一輸出信號提供一第二數位訊號。
【文檔編號】H03M1/12GK103457604SQ201210183621
【公開日】2013年12月18日 申請日期:2012年6月5日 優先權日:2012年6月5日
【發明者】蘇東銘 申請人:聯詠科技股份有限公司