集成電路的esd保護結構的製作方法

2023-10-25 05:14:07 3

專利名稱：集成電路的esd保護結構的製作方法
技術領域：
本發明涉及集成電路技術領域，尤其涉及一種能夠提高電路抗ESD性能的集成電 路的ESD保護結構。
背景技術：
隨著人們對晶片的要求越來越高，在晶片的應用過程中，人們希望晶片不僅功 能正確無誤，更是提高了對晶片性能上的要求。而影響晶片性能的一個重要因素就是 ESD (Electrostatic Discharge,即靜電放電)，ESD給電子器件環境會帶來破壞性的後果， 它是造成集成電路失效的主要原因之一。隨著集成電路工藝不斷發展，CMOS半導體的特徵 尺寸不斷縮小，金屬氧化物半導體(MOS)的柵氧厚度越來越薄，MOS管能承受的電流和電壓 也越來越小，因此要進一步優化電路的抗ESD性能，從全晶片ESD保護結構的設計來進行考
^^ ο現有的在金屬氧化物半導體的焊盤PAD與內部電路間採用PN結型的二極體的ESD 保護電路中，由於PN結中本徵矽的溶化需要很大的能量，即溶化幾立方微米的矽都需要很 大的能量，所以擴散結通常比較穩定。然隨著半導體的特徵尺寸不斷縮小，PN結中包含的 矽的體積也在變小，如圖1，圖2所示，其中dl是NSD/PSUB類型的PN結，d2是PSD/NWell 類型的PN結。dl、d2為一個整體設置在晶片上，因此當PN結減小到一定的面積時，其包含 的本徵體矽的溶化可能不能有效消耗ESD事件發生時產生的能量，從而引起電路中ESD事 件的發生。因此，如何通過改善PN結的結構，來消耗更多ESD事件發生時產生的能量，而避 免ESD事件的發生成為這一技術領域中有得於解決的技術問題之一。

發明內容
本發明的目的在於提出一種提高電路抗ESD性能的ESD保護結構，其在現有技術 的基礎上，通過相對增大ESD保護結構中PN結中所含的本徵矽的體積，而更多的消耗ESD 事件發生時產生的能量，進而避免ESD事件的發生，以提高電路的性能及可靠性。為實現上述目的，本發明提出如下技術方案一種集成電路的ESD保護結構，其設 置於集成電路的內部電路及焊盤間，該ESD保護結構由佔用集成電路的晶片一定面積的PN 結組成，該PN結在所佔用晶片的面積上被設置成由複數小面積的PN結並聯連接而成，以增 加PN結內所包含的本徵矽的體積。其中，所述複數小面積的PN結包括複數小面積的第一類型的PN結和複數小面積 的第二類型的PN結。所述複數小面積的第一類型PN結為在P型矽的襯底上形成的NSD/PSUB類型的PN 結，所述複數小面積的第二類型的PN結為在P型矽的襯底上形成的PSD/NWell類型的PN結。所述NSD和PSUB之間的接觸面積比現有的保護結構中的NSD和PSUB之間的接觸 面積大，PSD和NWELL之間的接觸面積也比現有的保護結構中的PSD和NWELL之間的接觸面積增大。所述PN結形成半導體二極體的形式對集成電路的內部電路進行ESD保護。所述PN結內所包含的本徵矽為PN結耗盡區內的本徵矽。與現有技術相比，本發明所揭示的集成電路的ESD保護結構，其在不增加在晶片 上所佔用面積的情況下，增加了 PN結耗盡區內的本徵矽的體積，由於PN結中本徵矽的溶化 需要很大的能量，從而使得更大體積矽能消耗更多的能量，即能更有效的消耗ESD事件產 生的能量對電路的影響，提高了電路抗ESD的性能。同時，該ESD保護結構不需要改變工藝， 可靠性高。


圖1為現有的ESD保護結構的電路示意圖；圖2為現有的ESD保護結構的結構示意圖；圖3為本發明ESD保護結構的電路示意圖；圖4為本發明ESD保護結構的結構示意圖。
具體實施例方式本發明所揭示的集成電路中的ESD保護結構是在現有技術的基礎上，將現有技術 (圖1)中由整體形成的PN結dl、d2進行改良設計，在不增加PN結在晶片上所佔有的面積 的情況下，將其設計成為置於集成電路的內部電路與焊盤PAD間的複數PN結，這些PN結以 半導體二極體的形式對集成電路的內部電路形成ESD的保護。如圖3所示，本發明的ESD保護結構的複數PN結包括複數個第一類型的PN結dl 1 和複數個第二類型的PN結d22，其中，複數個第一類型的PN結dll間並聯連接，其可以是 如NSD/PSUB類型的PN結，複數個第二類型的PN結d22間也是並聯連接，其可以是如PSD/ NWell類型的PN結。結合圖4示，在相互並聯連接的複數個第一類型的PN結dll間，通過摻雜形成了 很多小面積的PN結，如NSD/PSUB和PSD/NWell類型的PN結。其中每個PN結的耗盡區內 比現有的PN結相應的包含更大體積的本徵體矽，同時，NSD和PSUB之間的接觸面積比現有 的保護結構中的NSD和PSUB之間的接觸面積大，PSD和NWELL之間的接觸面積也比現有的 保護結構中的PSD和NWELL之間的接觸面積增大。且由於幾立方微米的本徵體矽的溶化需 要很大的能量，因此，增加本徵矽後溶化時所需的能量則更大，也就是說，這種結構的PN結 能更有效的消耗ESD事件產生的能量。同理，對於相互並聯連接的複數個第二類型的PN結d22，也是通過摻雜形成了很 多小面積的PN結，這些PN結的耗盡區內也包含了比相同面積的現有PN結更大體積的本徵 體娃，因此，也能更有效地消耗ESD事件產生的能量，而提高集成電路的抗ESD的性能。本發明的技術內容及技術特徵已揭示如上，然而熟悉本領域的技術人員仍可能基 於本發明的教示及揭示而作種種不背離本發明精神的替換及修飾，因此，本發明保護範圍 應不限於實施例所揭示的內容，而應包括各種不背離本發明的替換及修飾，並為本專利申 請權利要求所涵蓋。
權利要求
1.一種集成電路的ESD保護結構，其設置於集成電路的內部電路及焊盤間，其特徵在 於該ESD保護結構由佔用集成電路的晶片一定面積的PN結組成，該PN結在所佔用晶片的 面積上被設置成由複數小面積的PN結並聯連接而成，以增加PN結內所包含的本徵矽的體 積。
2.一種如權利要求1所述的集成電路的ESD保護結構，其特徵在於所述複數小面積 的PN結包括複數小面積的第一類型的PN結和複數小面積的第二類型的PN結。
3.—種如權利要求2所述的集成電路的ESD保護結構，其特徵在於所述複數小面積 的第一類型PN結為在P型矽的襯底上形成的NSD/PSUB類型的PN結，所述複數小面積的第 二類型的PN結為在P型矽的襯底上形成的PSD/NWell類型的PN結。
4.一種如權利要求1所述的集成電路的ESD保護結構，其特徵在於所述PN結形成半 導體二極體的形式對集成電路的內部電路進行ESD保護。
5.一種如權利要求1所述的集成電路的ESD保護結構，其特徵在於所述PN結內所包 含的本徵矽為PN結耗盡區內的本徵矽。
全文摘要
本發明揭示了一種集成電路的ESD保護結構，其設置於集成電路的內部電路及焊盤間，該ESD保護結構由佔用集成電路的晶片一定面積的PN結組成，該PN結在所佔用晶片的面積上被設置成由複數小面積的PN結並聯連接而成，以增加PN結內所包含的本徵矽的體積。本使用新型的ESD保護結構，在不增加晶片上所佔用面積的情況下，增加了PN結耗盡區內的本徵矽的體積，從而更有效的消耗ESD事件產生的能量對電路的影響，提高了電路抗ESD的性能。
文檔編號H01L27/02GK102122657SQ20101059003
公開日2011年7月13日 申請日期2010年12月16日 優先權日2010年12月16日
發明者張禎, 彭秋平, 杭曉偉, 江石根, 謝衛國 申請人:蘇州華芯微電子股份有限公司