雙凹溝槽式肖特基勢壘元件的製作方法

2023-10-11 18:09:14 1

雙凹溝槽式肖特基勢壘元件的製作方法
【專利摘要】一種肖特基勢壘元件，包括半導體基材、第一接觸金屬層、第二接觸金屬層和氧化層。半導體基材具有相對的第一表面和第二表面，於第一表面處具有多個溝槽，每溝槽包括第一凹槽具有第一深度和第二凹槽具有第二深度，第二凹槽自第一表面向下延伸，第一凹槽於第二凹槽中往下延伸，使第一深度大於第二深度。第一接觸金屬層，至少形成於第二凹槽。第二接觸金屬層形成於相鄰兩溝槽之間的第一表面上。氧化層形成於第一凹槽。其中，第一接觸金屬層與半導體基材形成第一肖特基勢壘，第二接觸金屬層與半導體基材形成第二肖特基勢壘，第一肖特基勢壘大於第二肖特基勢壘。採用本發明，可良好夾止反向漏電流與提高元件可靠度。
【專利說明】雙凹溝槽式肖特基勢壘元件
【技術領域】
[0001]本發明是有關於一種肖特基勢壘元件，且特別是有關於一種雙凹溝槽式肖特基勢壘元件，可良好夾止反向漏電流與提高元件可靠度。
【背景技術】
[0002]肖特基勢魚二極體(Schottky barrier diode)為一以電子作為帶電載子的單極性元件，其特性為:施加低的順向偏壓即可獲得大的順向電流及快速的反向回復，但若持續增加反向偏壓，則將產生大的漏電流。且反向偏壓越高產生的漏電流越大，此現象與接觸金屬及半導體所形成的肖特基勢魚(Schottky barrier)隨反向偏壓增加而降低有關。若欲降低反向的漏電流而使用功函數(work function)高的接觸金屬以形成較大的肖特基勢魚，則會使順向壓降(forward voltage drop)提高,而增加操作時的功率損耗。基於上述的理由，而有溝槽式肖特基勢壘二極體的提出。溝槽式肖特基勢壘二極體主要有兩種，一種是溝槽式雙金屬肖特基勢壘.二極體(Trench Schottky controlled barrier Schottky, TSBS),另一種是溝槽式金屬氧化物半導體肖特基勢魚二極體(Trench MOS controlled barrierSchottky, TMBS)。其共同特點為在平臺區(mesa)使用低功函數(work function)的接觸金屬形成低肖特基勢魚(Schottky barrier)以得到低的順向壓降,而在溝槽處使用不同的方式來抑制漏電流。
[0003]圖1為溝槽式雙金屬肖特基勢壘二極體(TSBS)的簡示圖。其結構為在基板10形成溝槽101，其中平臺區103使用低功函數的接觸金屬12以形成低肖特基勢壘，在溝槽101中則使用高功函數的接觸金屬14形成高肖特基勢壘，高勢壘的肖特基接觸在反向偏壓時可產生較大的空乏區，夾止平臺區103，降低位於低肖特基勢壘電極處的電場強度，從而降低漏電流。
[0004]圖2為溝槽式金屬氧化物半導體肖特基勢壘二極體(TMBS)的簡示圖。其結構是在基板20的溝槽201處形成氧化層22與金屬層24，平臺203使用低功函數的接觸金屬26以形成低肖特基勢壘。TMBS在溝槽201中的金屬層24、氧化層22和半導體基材20系形成金屬-氧化物-半導體(M0S金屬氧化物半導體)結構，使溝槽201外的半導體於反向偏壓時產生空乏區，夾止平臺區203以降低漏電流。在TMBS中，為使金屬氧化物半導體結構在反向偏壓時能有效產生空乏區而夾止漏電流，必須使用厚度較薄的氧化層22。然而，薄氧化層其可耐受的電壓較小，因此，在設計額定電壓(voltage rating)較大的元件時,必須適當增加氧化層厚度。當TMBS元件使用的半導體材料為矽時，因為氧化層22的耐壓崩潰強度(breakdown strength)遠大於娃(娃的崩潰強度約為0.3MV/cm,氧化娃約為8?10MV/cm),因此問題較不嚴重。然而若想以寬能矽半導體材料如碳化矽(SiC)製作TMBS元件時，則因SiC的崩潰強度與氧化矽相當(SiC的崩潰強度約為3MV/cm)，且其結構中氧化矽所承受的電場又大於碳化矽，而影響SiCTMBS元件的可靠度。若為增加SiC TMBS元件的可靠度而大幅增加氧化層厚度，則其在反向偏壓下產生空乏區的效率下降，可能無法有效地夾止平臺區而產生可觀的漏電流。[0005]至於圖1所示TSBS，雖然沒有氧化層崩潰的顧慮，但是溝槽中所使用的高勢壘肖特基接觸，因溝槽底部產生的電場聚集效應(electric field crowding)以及因映像力(image force)所造成的勢魚降低(barrier lowering)現象,使得TSBS在大的反向偏壓下對抑制漏電流的效果不如TMBS。因此目前使用於額定電壓600V以上的碳化矽肖特基二極體所使用的結構都以所謂的接面勢魚肖特基元件(Junction Barrier Schottky, JBS)為主。JBS是在η型的碳化矽磊晶表面上以磷(phosphorus)為摻質，摻雜形成間隔的P+區域，通過PN Junction在反向偏壓時所產生的空乏區來夾止漏電流。然而碳化娃在摻雜高濃度的P+時，通常需要高溫離子植入(40(T70(TC )且使用高植入能量與劑量，因此無法以光阻為屏蔽，而必須使用其它的硬屏蔽；植入後還需要進行超高溫回火(160(Tl80(rC )而提聞製造成本。

【發明內容】

[0006]本發明有關於一種雙凹溝槽式肖特基勢壘元件，可良好夾止反向漏電流與提高元件可靠度。
[0007]本發明提出一種肖特基勢壘元件，包括半導體基材、第一接觸金屬層、第二接觸金屬層和氧化層。半導體基材具有相對的第一表面和第二表面，於第一表面處具有多個溝槽，每溝槽包括第一凹槽具有第一深度和第二凹槽具有第二深度，第二凹槽自第一表面向下延伸，第一凹槽系位於第二凹槽中且往下延伸，使第一深度大於第二深度。第一接觸金屬層，至少形成於該第二凹槽的表面。第二接觸金屬層形成於相鄰兩溝槽之間的第一表面上。氧化層形成於第一凹槽的表面。其中，第一接觸金屬層與半導體形成第一肖特基勢壘，第二接觸金與半導體形成第二肖特基勢壘，第一肖特基勢壘大於第二肖特基勢壘。
[0008]採用本發明的雙凹溝槽式肖特基勢壘元件，可良好夾止反向漏電流與提高元件可靠度。
[0009]以下結合附圖和具體實施例對本發明進行詳細描述，但不作為對本發明的限定。
【專利附圖】

【附圖說明】
[0010]圖1為溝槽式雙金屬肖特基勢壘二極體(TSBS)的簡示圖。
[0011]圖2為溝槽式金屬氧化物半導體肖特基勢壘二極體(TMBS)的簡示圖。
[0012]圖3為本揭露第一實施例的肖特基勢壘元件的示意圖。
[0013]圖4為本揭露第二實施例的肖特基勢壘元件的示意圖。
[0014]圖5為本揭露第三實施例的肖特基勢壘元件的示意圖。
[0015]圖6為三種肖特基勢壘元件的氧化層厚度與反向漏電流密度的關係圖。
[0016]圖7為兩種肖特基勢壘元件的氧化層厚度與氧化層的最大電場的關係圖。
[0017]圖8A-8M為本揭露第三實施例的肖特基勢壘元件製造方法的示意圖。
[0018]其中，附圖標記:
[0019]1:肖特基勢壘二極體
[0020]10、20:基板
[0021]10U201:溝槽
[0022]103、203:平臺區[0023]12,26:低功函數接觸金屬
[0024]24:金屬層
[0025]14:高功函數接觸金屬
[0026]3、3』、3」:肖特基勢壘元件
[0027]30:半導體基材
[0028]31:溝槽
[0029]301:第一表面
[0030]302:第二表面
[0031]311:第一凹槽
[0032]312:第二凹槽
[0033]32:第一接觸金屬層
[0034]35:第二接觸金屬層
[0035]22、36:氧化層
[0036]87:可通過塗布進行平坦化的材料如光刻膠料等
[0037]91:硬質屏蔽
[0038]911:開口
[0039]912:槽體
[0040]91』:第一圖案化硬質屏蔽
[0041]91」:第二圖案化硬質屏蔽
[0042]B:第一深度(第一表面至第一凹槽底部的深度)
[0043]b:第二深度(第一表面至第二凹槽底部的深度)
[0044]A:相鄰兩第一凹槽間的寬度
[0045]a:溝槽間平臺區寬度(兩相鄰第二凹槽間的距離)
【具體實施方式】
[0046]實施例提出肖特基勢壘元件，可提供低順向壓降和良好夾止反向漏電流，也可提高元件可靠度。以下參照所附圖式詳細敘述本發明的實施例。需注意的是，實施例所提出的細部結構僅為舉例說明之用，並非對此揭露內容欲保護的範圍做限縮。且圖式系已簡化以利清楚說明實施例的內容，圖式上的尺寸比例並非按照實際產品等比例繪製，因此並非作為限縮此揭露內容保護範圍之用。
[0047]第一實施例
[0048]圖3為本揭露第一實施例的肖特基勢壘元件的示意圖。肖特基勢壘元件3包括半導體基材30、第一接觸金屬層32、第二接觸金屬層35和氧化層36。半導體基材30具有相對的第一表面301和第二表面302，於第一表面301處具有多個溝槽31，每一溝槽31包括第一凹槽311具有第一深度(B)，和第二凹槽312具有第二深度(b)，其中第二凹槽312系自第一表面301向下延伸，第一凹槽311則位於第二凹槽312中且往下延伸，使第一深度(B)大於第二深度(b)。此實施例的第一凹槽311例如是，但不限制地，底部呈現圓弧狀。如圖3所示，第一接觸金屬層32形成於第二凹槽312的表面，第二接觸金屬層35形成於相鄰兩溝槽31之間的平臺處(mesa)即第一表面301上，氧化層36則形成於第一凹槽311的表面。其中氧化層36、第一接觸金屬層32與第二接觸金屬層35上可再形成導電材料(未顯示)填滿該些溝槽31以於第一溝槽311形成金屬氧化物半導體結構並提供良好的電氣接觸(electric contact)。其中，第一接觸金屬層32與半導體基材30形成具有第一肖特基勢壘的第一肖特基接觸，第二接觸金屬層35與半導體基材30形成具有第二肖特基勢壘的第二肖特基接觸，其中第一肖特基勢壘大於第二肖特基勢壘。
[0049]實施例中，第一接觸金屬層32其應用材料例如是鎳(Ni, Nickel)、金(Au, gold)、白金(鉬，Pt, Platinum)、鈕I (Pd, Palladium)、輯(Er, Erbium)、鋪(Tb, Terbium)、含前述金屬的合金以及其金屬娃化物(metal silicide)或其它具有適合功函數(work function)的金屬。第二接觸金屬層35其應用材料例如是鈦(Ti, Titanium)、鑰(Mo, Molybdenum)、招(Al, Aluminum)、鎂(Mg, Magnesium)、鶴(ff, Tungsten)、銀(Ag, Silver)、含前述金屬的合金以及其金屬娃化物或其它具有適合功函數(work function)的金屬。
[0050]一實施例中，半導體基材30例如是碳化矽(4H_SiC)，其包含高摻雜濃度的η型碳化娃基板(n+substrate),可使用適合的金屬於基板底部形成良好的歐姆接觸(Ohmiccontact),以及形成於基板上的低摻雜濃度η型碳化娃嘉晶耐壓層(n-drift layer)。半導體基材30也可以是其它寬能隙半導體材料，例如是氮化鎵(GaN)。
[0051]如上述實施例所示的肖特基勢壘元件3，第一接觸金屬層32是於第二凹槽312處與半導體基材30形成第一肖特基接觸,第二接觸金屬層35繫於該第一表面301處與半導體基材30形成第二肖特基接觸，且第一肖特基接觸的第一肖特基勢壘大於第二肖特基接觸的第二肖特基勢壘。由於平臺區處即第一表面301形成的第二肖特基接觸具有較低的第二肖特基勢壘，因此可得到較低的順向壓降。於反偏操作時，當偏壓小時，具有較高第一肖特基勢壘的第一肖特基接觸從第二凹槽312往外延伸的空乏區可屏蔽位於低肖特基勢壘的第二肖特基接觸的電場，而降低漏電流；當偏壓持續提高時，則通過第一凹槽311處的金屬氧化物半導體(MOS)結構所形成的空乏區，來屏蔽第一肖特基接觸與第二肖特基接觸處的電場，而維持夠低的漏電流。而根據實施例的肖特基勢壘元件3結構設計，因有位於第二凹槽處312的第一肖特基接觸的輔助，而可使用較厚的氧化層36於第一凹槽311形成金屬氧化物半導體結構，使肖特基勢壘元件3不但能在高反向偏壓下仍維持低漏電流，且因使用較厚的氧化層36厚度，而能提升元件的可靠度。適合的氧化層的厚度可參考例如元件仿真的設定。但本發明並不以所列的設定值為限制，可視實際應用所需而作相應調整。如圖3所示，其中溝槽間平臺區寬度(a)(即兩相鄰第二凹槽312間的距離)與第二深度(b)的比例例如為2(a/b=2);且相鄰兩第一凹槽311間的寬度㈧與第一深度⑶的比例例如為2(A/B=2)。
[0052]第二實施例
[0053]圖4為本揭露第二實施例的肖特基勢壘元件的示意圖。第二實施例與第一實施例中相同或類似元件沿用相同標號，且內容不再贅述。第二實施例的肖特基勢壘元件3』，其第一接觸金屬層32系形成於第二凹槽312並延伸覆蓋第二接觸層35。
[0054]第三實施例
[0055]圖5為本揭露第三實施例的肖特基勢壘元件的示意圖。第三實施例與第一實施例中相同或類似元件沿用相同標號，且內容不再贅述。第三實施例的肖特基勢壘元件3 」，其第一接觸金屬層32形成於第二凹槽312，並延伸覆蓋第二接觸金屬層35，以及延伸覆蓋氧化層36 0
[0056]除了上述三種結構，實施例的肖特基勢壘元件還可依實際應用做其它類似地修飾與變化，本發明對此並不多做限制。
[0057]
[0058]本揭露也對不同肖特基勢壘元件進行元件特性的進行二維數值模擬實驗。實驗中對三種肖特基勢壘元件進行量測，包括溝槽式雙金屬肖特基勢壘二極體(TSBS)(曲線-._)、溝槽式金屬氧化物半導體肖特基勢壘二極體(TMBS)(曲線-? _)、和本揭露第三實施例的雙凹溝槽式肖特基勢壘元件(曲線-圍_)。模擬實驗中,本揭露的雙凹溝槽式肖特基勢壘元件的第一接觸金屬層32設定的功函數為5，第二接觸金屬層35設定的功函數為 4.3。
[0059]圖6為三種肖特基勢壘元件的氧化層厚度與反向漏電流密度的關係圖。其中，由於TSBS元件不具氧化層，因此僅以其漏電流為lX10_5A/cm2繪製該代表曲線。從圖6中可發現，本揭露的雙凹溝槽式肖特基勢壘元件結構若在第一凹槽311處形成0.6 μ m厚度的氧化層36其產生的反向漏電流(reverse leakage current)與使用0.2 μ m厚度氧化層的TMBS 元件相當(I X IO-Vcm2)。
[0060]圖7為 兩種肖特基勢壘元件的氧化層厚度與氧化層的最大電場的關係圖。其中，曲線-?-代表TMBS元件，曲線-圍-代表本揭露的雙凹溝槽式肖特基勢壘元件。以欲達到相同的漏電流I X 10_7A/cm2為例，TMBS元件需使用0.2 μ m的氧化層，而本揭露的雙凹槽式肖特基勢壘元件可使用0 .6μπι的氧化層(圖6)，再對照圖7可發現，TMBS元件使用
0.2μπι的氧化層時，其氧化層 處的最大電場約為7.3MV/cm，而本揭露的雙凹槽式肖特基勢壘元件使用0.6 μ m的氧化層時，其氧化層處的最大電場約為5.7MV/cm, TMBS元件氧化層中的最大電場較本揭露的雙凹溝槽式肖特基勢壘元件大了 30%。因此，相較於傳統TMBS元件，本揭露的雙凹溝槽式肖特基勢壘元件可提供更好的可靠性。
[0061]本揭露的雙凹溝槽式肖特基勢壘元件結構設計可採用較厚的氧化層36，在較小的反向偏壓下，厚的氧化層36其MOS結構所產生的空乏區較小，但可由具有較高肖特基勢壘的第一肖特基接觸所形成的空乏區來降低漏電流；在較大的反向偏壓下，其氧化層36的MOS結構可產生足夠大的空乏區，有效地屏蔽位於肖特基接觸處的電場，而能維持夠低的漏電流。本揭露的雙凹槽式肖特基勢壘元件結構與傳統TMBS元件相比，在相同的漏電流下，本揭露的雙凹槽式肖特基勢壘元件可使用較厚的氧化層36，降低氧化層中的最大電場。因此，實施例所提出的肖特基勢壘元件結構不但具有低順向壓降，低反向漏電流，且能提高元件的可靠度。
[0062]〈肖特基勢壘元件的製造方法〉
[0063]以下提出如第三實施例所示的肖特基勢壘元件的製造方法，以做說明。當然，本發明並不限制於此，詳細步驟，包括製程順序和各步驟詳細實施方式等，視實際應用的肖特基勢壘元件的結構(例如也可製作出如第一、二實施例或其它修飾的肖特基勢壘元件)，而對製造方法做相應調整與變化。
[0064]圖8A-8M為本揭露第三實施例的肖特基勢壘元件製造方法的示意圖。首先，如圖8A所示，提供半導體基材30，並經過表面清洗與預處理(如犧牲氧化層的成長與去除)等步驟，於半導體基材30的第一表面301形成第二接觸金屬層35。[0065]如圖8B所示，於第二接觸金屬層35沉積例如二氧化矽以作為硬質屏蔽(HardMask)91 ;接著，如圖8C所示，於硬質屏蔽91上形成開口 911以形成第一圖案化硬質屏蔽91』，並利用硬質屏蔽91』蝕刻以圖案化第二接觸金屬層35。
[0066]如圖8D所示，根據第一圖案化硬質屏蔽91』與圖案化後的第二接觸金屬層35對半導體基材30進行蝕刻，以形成第一凹槽311。接著利用二氧化矽與鈦金屬的蝕刻選擇比，以回蝕刻(etching back)方式於第一圖案化硬質屏蔽91』上形成自對準(self-aligned)的槽體912，此時所形成的第二圖案化硬質屏蔽91」暴露出圖案化後的第二接觸金屬層35的部分表面，如圖8E所示。其中，槽體912的寬度系大於開口 911的寬度。
[0067]之後，如圖8F所示，根據第二圖案化硬質屏蔽91」進行蝕刻，以暴露出半導體基材30部份的第一表面301。
[0068]接著，如圖SG所示，根據第二圖案化硬質屏蔽91」的槽體912對半導體基材30進行蝕刻，以形成第二凹槽312。此時，第二凹槽312自第一表面301向下延伸，第一凹槽311則位於第二凹槽312下方並具有較小的開口寬度。
[0069]接著，如圖8H所不，於半導體基材30與金屬層35上沉積氧化層36。
[0070]如圖81所示，於半導體基材30上塗布光刻膠87等可通過塗布(spin-coating)進行平坦化的材料。利用回蝕(Etch back)方式去除第二凹槽312內與第一表面301上的光刻膠87，如圖8J所示。
[0071]如圖8K所示，以蝕刻方式去除位於第一凹槽311外的氧化層36，隨後移除第一凹槽311內的光刻膠87。
[0072]如圖8L所示，沉積第二接觸金屬層32，覆蓋半導體基材30、第二接觸金屬層35以及氧化層36。之後，可於半導體基材30上形成導電層88以覆蓋第一接觸金屬層32和填滿第一凹槽311與第二凹槽312，如圖8M所示。
[0073]當然，本發明還可有其它多種實施例，在不背離本發明精神及其實質的情況下，熟悉本領域的技術人員可根據本發明作出各種相應的改變和變形，但這些相應的改變和變形都應屬於本發明權利要求的保護範圍。
【權利要求】
1.一種肖特基勢壘元件，其特徵在於，包括: 半導體基材，具有相對的第一表面和第二表面，於該第一表面處具有多個溝槽，每該溝槽包括第一凹槽和第二凹槽，該第一凹槽具有第一深度，該第二凹槽具有第二深度，該第二凹槽自該第一表面向下延伸，該第一凹槽於該第二凹槽中往下延伸，該第一深度大於該第二深度； 第一接觸金屬層，至少形成於該第二凹槽的表面； 第二接觸金屬層，形成於相鄰兩該溝槽之間的該第一表面上；和 氧化層，形成於該第一凹槽的表面， 其中，該第一接觸金屬層與該半導體基材形成第一肖特基勢壘，該第二接觸金屬層與該半導體基材形成第二肖特基勢壘，該第一肖特基勢壘大於該第二肖特基勢壘。
2.根據權利要求1所述的肖特基勢壘元件，其特徵在於，該半導體基材的材料包括碳化矽或氮化鎵。
3.根據權利要求1所述的肖特基勢壘元件，其特徵在於，該第一接觸金屬層延伸覆蓋該第二接觸金屬層。
4.根據權利要求1所述的肖特基勢壘元件，其特徵在於，該第一接觸金屬層延伸覆蓋該氧化層。
5.根據權利要求1所述的肖特基勢壘元件，其特徵在於，該第一接觸金屬層延伸覆蓋該第二接觸金屬層，以及延伸覆蓋該氧化層。
6.根據權利要求1所述的肖特基勢壘元件，其特徵在於，該第一凹槽的底部為圓弧形。
7.根據權利要求1所述的肖特基勢壘元件，其特徵在於，該第一接觸金屬層的材料包括鎳、金、白金、鈀、鉺、或鋱、或含前述金屬的合金或其金屬矽化物。
8.根據權利要求1所述的肖特基勢壘元件，其特徵在於，該第二接觸金屬層的材料包括鈦、鑰、鋁、鎂、鎢或銀、或含前述金屬的合金或其金屬矽化物。
【文檔編號】H01L29/06GK103515451SQ201210275461
【公開日】2014年1月15日 申請日期:2012年8月3日 優先權日:2012年6月27日
【發明者】顏誠廷, 陳永祥, 洪建中, 李傳英 申請人:財團法人工業技術研究院