用於寬帶無線通信的數字基帶處理器的製作方法

2023-10-11 00:23:24

專利名稱：用於寬帶無線通信的數字基帶處理器的製作方法
技術領域：
本發明涉及無線通信領域，特別涉及用於寬帶無線通信的數字基帶處理器。
技術背景
隨著人們對高速無線多媒體數據業務需求的日益旺盛，業界也一直致力於高速無 線通信系統的研發。現有的2G(GSM)手機數據的峰值傳輸速率為9. 6kbps, 3G(CDMA2000/ WCDMA/TD-SCDMA)手機數據的峰值傳輸速率也僅為2Mbps，難以滿足用戶的實際需求，因 此在3G系統還沒有大規模投入商用的情況下，國內外移動通信領域的專家已經開始進行 4G(或B3G)系統的研究和開發工作。目前先進的寬帶無線通信協議主要為3GPP的LTE和 LTE+、以及IEEE 802. 16e、802. 16m等協議。在上述通信協議中，數據的傳輸速率較以往 的通信協議有極大的提高，如3GPP LTE在20MHz頻譜帶寬下能夠提供下行100Mbps、上行 50Mbps的峰值速率；3G的另外一個標準802. 16e/ffiMAX的峰值速率也將近40Mbps。正因 為上述通信系統需要實現高的數據傳輸速率，對應的通信終端必須具備極高的數據吞吐能 力。
數字基帶處理器是通信終端的重要組成部分。以通信終端中的用戶終端為例，用 戶終端主要包括數字基帶處理器、射頻模塊、協議棧處理器等，數字基帶處理器對數據進行 相應的處理，通過射頻模塊完成數模轉換、頻率轉換等操作，最終實現與通信基站的通信。 正如前文所提到的，寬帶無線通信系統要求通信終端有極高的數據吞吐能力，也就相應地 要求通信終端中的數字基帶處理器在基帶數據處理的過程中保存和讀取大量的數據。數字 基帶處理器中應當有多個大容量的緩存。根據現有的晶片加工工藝，晶片中所加入的緩存 一般都採用靜態隨機訪問存儲器(SRAM)，目前SRAM存在存儲密度低，單位面積大的缺陷。 因此，當數字基帶處理器中需要有多個大容量的緩存時，如果在數字基帶處理器中集成數 個大塊的SRAM存儲器，會增大晶片面積，提高晶片成本，且晶片內部集成多個SRAM也會使 晶片後端設計非常複雜。這些缺點都不利於商業開發與使用。發明內容
本發明的目的是克服現有的需要集成大容量緩存的數字基帶處理器成本高、晶片 面積大，不利於商業開發與使用的缺陷，從而提供一種不影響處理性能的低成本數字基帶 處理器。
本發明提供了一種數字基帶處理器，包括上行發射機、下行接收機、集中存儲器和 該集中存儲器的訪問集中器；其中，
所述的上行發射機包括用於信道編碼、QAM調製以及IDFT變換的上行處理第一部 分，以及用於對所述上行處理第一部分所得到的符號做插入CP、成形濾波、定時發送操作的 上行處理第二部分；
所述的下行接收機包括用於幀同步前處理的下行處理第一部分，用於對數據做去 CP、OFDM解調、同步、MIMO解碼、QAM軟解調、解速率匹配操作的下行處理第二部分，以及用於做信道解碼和校驗操作的下行處理第三部分；
所述訪問集中器包括與所述下行處理第一部分的輸出接口以及所述下行處理第 二部分的輸入接口連接的第一訪問埠，與所述下行處理第三部分的輸入接口以及所述下 行處理第三部分的輸出接口連接的第三訪問埠，與所述上行處理第一部分的輸出接口以 及上行處理第二部分的輸入接口連接的第二訪問埠 ；所述第一訪問埠、第二訪問埠、 第三訪問埠用於訪問所述的集中存儲器。
上述技術方案中，所述訪問集中器還包括對所述集中存儲器相關的訪問接口以及 對所述集中存儲器的訪問順序進行控制的仲裁器，所述第一訪問埠、第二訪問埠、第三 訪問埠在所述仲裁器的控制下通過所述訪問接口訪問所述的集中存儲器。
上述技術方案中，所述的第一訪問埠、第二訪問埠以及第三訪問埠都包括 寫入寄存器和讀出寄存器；其中，在進行寫操作時先將數據寫入讀出寄存器，當所述讀出寄 存器被寫滿時，通過所述寫入寄存器將數據寫入所述集中存儲器；在進行讀操作時先從所 述讀出寄存器讀出數據，當所述讀出寄存器為空時，從所述集中存儲器讀取數據。
上述技術方案中，為實現寫入數據的實時操作，所述訪問埠的寫入寄存器為兩 個寫入寄存器交替使用；為實現讀出數據的實時操作，所述訪問埠的讀出寄存器為兩個 讀出寄存器交替使用。
上述技術方案中，所述的集中存儲器在製造時或直接在物理晶片上實現，所述的 物理晶片為用於實現所述上行發射機、下行接收機以及訪問集中器的晶片。
上述技術方案中，所述的集中存儲器在製造時獨立於物理晶片但與物理晶片一同 封裝，所述的物理晶片為用於實現所述上行發射機、下行接收機以及訪問集中器的晶片。
上述技術方案中，所述的集中存儲器在製造時獨立於物理晶片且不與物理晶片一 同封裝，所述的物理晶片為用於實現所述上行發射機、下行接收機以及訪問集中器的晶片。
上述技術方案中，所述的集中存儲器獨立於所述物理晶片時，它採用DDR SDRAM、 DDR2SDRAM、DDR3SDRAM或者FCRAM存儲器等中的任意一種實現。
上述技術方案中，所述的仲裁器為第一訪問埠將所接收的下行數據流寫到所述 集中存儲器的寫命令以及第二訪問埠從所述集中存儲器讀出所要發送的上行數據流的 讀命令設置最高的優先級，並設定這兩條具有最高優先級的命令不會同時發生，為其他的 讀寫命令按照時間先後順序設定優先級。
上述技術方案中，所述的第一訪問埠、第二訪問埠對集中存儲器的數據讀寫 都嚴格按照先入先出的方式進行，第三訪問埠對集中存儲器的數據讀寫以混合自動重傳 過程為單位，每個重傳過程對集中存儲器中的所被分配的地址空間嚴格按照先入先出的方 式進行數據讀寫。
本發明的數字基帶處理器較現有技術實現的晶片相比，晶片面積更小，晶片成本 更低。


圖1為本發明的數字基帶處理器中各個訪問埠的數據存儲的示意圖2為本發明的數字基帶處理器的結構圖。
具體實施方式
下面結合附圖和具體實施方式
對本發明進行說明。
為了便於理解，在本發明的一個實施例中，以採用3GPP LTE中的TD-LTE標準的用 戶終端為例，對該用戶終端中的數字基帶處理器的結構以及工作過程加以說明。但本領域 的普通技術人員應當了解，本發明的數字基帶處理器同樣可以用於採用其他標準的用戶終 端中。
由於在本實施例中，數字基帶處理器位於用戶終端中，因此在下文中所提到的上 行是指用戶終端到基站方向的通信，而下行是指基站到用戶終端方向的通信。數字基帶處 理器包含了上行發射機和下行接收機。
根據TD-LTE標準，下行接收機對下行數據的處理應當包括以下操作濾波、OFDM 解調、QAM軟解調和信道解碼等。根據上述功能，下行接收機的功能模塊可進一步分為三個 部分，分別用下行處理第一部分、下行處理第二部分和下行處理第三部分表示。下行處理第 一部分作為接收數字前端主要完成幀同步前的處理過程，在本實施例所涉及的TD-LTE標 準中，這一處理過程可以包括內插、時域濾波和載波殘餘頻率去除等。下行處理第二部分則 主要完成對輸入數據去CP、0FDM解調、同步、MIMO解碼、QAM軟解調、解速率匹配等操作。下 行處理第三部分主要完成信道解碼和校驗、上傳(交給協議棧處理器)或拋棄操作，此外， 若所輸入數據為重傳數據，下行處理第三部分則還需要將先前的冗餘版本的數據和此次重 傳數據做合併、解碼、校驗、上傳或拋棄等操作。
根據TD-LTE標準，上行發射機對上行數據的處理應當包括以下操作信道編碼、 QAM調製、DFT、SC-FDM調製等。根據上述功能，上行發射機的功能模塊可進一步分為兩個部 分，分別用上行處理第一部分和上行處理第二部分表示。上行處理第一部分用於對所要發 送的數據做信道編碼、QAM調製、DFT和SC-FDM調製等。上行處理第二部分用於對上行第一 部分處理後所得到的SC-FDM符號插入CP，成形濾波，並定時發送數據。
下行處理第一部分、下行處理第二部分以及上行處理第一部分的處理結果的數據 量很大，需要有專用的大容量緩存加以存儲。與現有技術中常見的在數字基帶處理器的各 個功能模塊中添加專門的緩存不同的是，本發明為數字基帶處理器中的這些功能模塊提供 了一個用於緩存數據的集中存儲器，以及讀寫該集中存儲器的訪問埠，這些訪問埠包 含在數字基帶處理器中。
圖2給出了本實施例中所採用的數字基帶處理器的示意圖。從圖中可以看出，在 下行處理第一部分與下行處理第二部分之間包括有訪問埠 A，與下行處理第三部分連接 的有訪問埠 C，在上行處理第一部分和上行處理第二部分之間包括有訪問埠 B。上述訪 問埠既可以做讀操作，也可以做寫操作。所述訪問埠通過與存儲器類型相關的訪問接 口來與所述的集中存儲器中的相應地址空間以先入先出(FIFO)方式進行通信。作為一種 優選實現方式，本實施例為了保證多個訪問埠的訪問操作彼此之間不會發生衝突，還包 括有用於對讀寫命令的優先級進行判斷的仲裁器。上述的三個訪問埠、仲裁器、以及對所 述集中存儲器的訪問接口共同組成了訪問集中器。由該訪問集中器實現上行發射機、下行 接收機與集中存儲器間的通信。
所述的集中存儲器雖然在邏輯上被視為整個數字基帶處理器的一部分，但就物理 結構而言，它與用於實現所述上行發射機、下行接收機以及訪問集中器的物理晶片間的關係具有多種可能。例如，所述的集中存儲器直接在所述物理晶片上實現，也可以獨立於物理 晶片，但與物理晶片一同封裝；也可以獨立於物理晶片，且不與該晶片一同封裝。在本發明 中，由於所述的集中存儲器在製造時可以做在所述物理晶片外，因此除了可以採用SRAM存 儲器實現外，也可以採用 DDR SDRAM、DDR2SDRAM、DDR3SDRAM 或者 FCRAM(Fast Cycle RAM) 等存儲器中的任意一種實現。即使集中存儲器做在所述物理晶片上，也可以通過合併多個 SRAM的讀寫部件來提高存儲密度，降低晶片後端設計的工作難度。
在對集中存儲器的整體結構做上述說明後，下面參考圖1對集中存儲器中各個訪 問埠在一個優選實施例中所體現的結構組成以及在讀寫過程中所要完成的操作進行說 明。
在訪問埠 A中內置有集中存儲器基地址(BaseAddreA)、最大訪問存儲深度 (Max_DepthA)、數據寬度(Bit_WidthA)、兩個寫入寄存器(WR_regA0和WR_regAl)和一個讀 出寄存器(RD_regA)、兩個存儲器訪問指針(寫指針WR_ptA和讀指針RD_ptA)、一個FIFO 空指示值(Empty_FlagA)和當前數據深度指示值(Cur_D^)thA)。其中的寫入和讀出寄存器 的長度用Reg_SizeA表示，而最大比特容量用Bit_WidthAXReg_SizeA表示。
BaseAddreA為埠 A的數據在集中存儲器中的初始開始位置。初始狀態時，WR_ regAO、WR_regAl 和 RD_regA 均為空，Empty_FlagA 為 1，Cur_DepthA 為 0，WR_ptA 和 RD_ PtA均等於0。當有輸入數據時，數據先寫入RD_regA，Empty_FlagA清0，Cur_DepthA增加 Reg_SizeA。當RD_regA為滿時，數據寫入WR_regA0，WR_regA0的數據寫滿時，數據寫入切 換至WR_regAl，同時啟動一次集中存儲器的寫操作，將WR_regA0當前的所有數據通過集中 存儲器的訪問埠順序寫入集中存儲器地址從(BaSeAddreA+WR_ptA)到(BaseAddreA+WR_ ptA+Reg_SizeA-l)的空間，並將 WR_ptA 增加 Reg_SizeA，Cur_DepthA 增加 Reg_SizeA。當 WR_ptA達到IfeuU^pthA時，WR_ptA置0，繼續寫操作過程。
當WR_regAl的數據寫滿時，數據寫入切換至WR_regA0，同時啟動一次集中存儲器 的寫操作，將WR_regAl當前的所有數據通過集中存儲器的訪問埠順序寫入集中存儲器 地址從(BaseAddreA+WR_ptA)到(BaseAddreA+WR_ptA+Reg_SizeA-l)的空間，並將 WR_ptA 增加 Reg_SizeA，Cur_DepthA 增加 Reg_SizeA。如上重複交替使用 WR_regA0 和 WR_regAl 緩 存輸入數據。
當需要從訪問埠 A中讀出數據時，檢查Empty_FlagA，若為1，等待Empty_FlagA 狀態改變；若為0，先從RD_regA中讀取，並將減少Reg_SizeA。若011~_0印讓八為 0，則Empty_FlagA置1，否則檢查是否小於Reg_SizeA，若小於Reg_ SizeA,則等待大於等於Reg_SizeA狀態出現；若大於等於Reg_ SizeA,則啟動讀操作，通過集中存儲器的訪問埠從集中存儲器地址(BaSeAddreA+RD_ ptA)到(BaseAddreA+RD_ptA+Reg_SiζeA-1)中讀取數據，並將 RD_ptA 增加 Reg_SizeA， Cur_DepthA 減少 Reg_SizeA。當 RD_ptA 達到 IfeuU^pthA 時，RD_ptA 置 0，繼續讀操作過 程。
在訪問埠 B中內置有集中存儲器基地址(BaseAddreB)和最大訪問存儲深度 (MEuU^pthB)、數據寬度(Bit_WidthB)、一個寫入寄存器(WR_regB)和兩個讀出寄存器 (RD_regB0和RD_regBl)、兩個存儲器訪問指針(寫指針WR_ptB和讀指針RD_ptB)、一個 FIFO空指示值(Empty_FlagB)和當前數據深度指示值(Cur_D^thB)。其中的寫入和讀出7寄存器的長度用Reg_SizeB表示，而最大比特容量用Bit_WidthBXReg_SizeB表示。
初始狀態時，WR_regB和 RD_regB0、RD_regBl 均為空，Empty_FlagB 為 1，Cur_ DepthB為0，WR_ptB和RD_ptB均等於0。當有輸入數據時，數據先寫入RD_regB0，RD_regB0 為滿時,Empty_FlagB 清 0，增加 Reg_SizeB。同時切換寫入 RD_regBl, RD_regBl 滿時，增加Reg_SizeB。數據寫入WR_regB，當WR_regB為滿時，啟動一次集中存 儲器的寫操作，將WR_regB當前的所有數據順序寫入集中存儲器地址從(BaSeAddreB+WR_ ptB)到(BaseAddreB+WR_ptB+Reg_SizeB-l)的空間，並將 WR_ptB 增加 Reg_SizeB，Cur_ DepthB增加Reg_SizeB。當WR_ptB達到Max_D^thB時，WR_ptB置0，繼續寫操作過程。
當需要從訪問埠 B中讀出數據時，檢查Empty_FlagB，若為1，等待Empty_FlagA 狀態改變；若為0，先從RD_regB0中讀取，並將減少Reg_SizeB。若為0，則Empty_FlagB置1，否則檢查是否小於Reg_SizeB，若小 於Reg_SizeB，則等待大於等於Reg_SizeB狀態出現；若大於等於 Reg_SizeB,則從RD_regBl中讀取，同時啟動一次讀操作，通過集中存儲器的訪問埠從集 中存儲器地址(BaseAddreB+RD_ptB)到(BaseAddreB+RD_ptB+Reg_SizeB_l)中讀取數據到 RD_regB0,並將 RD_ptB 增加 Reg_SizeB，Cur_DepthB 減少 Reg_SizeB。當 RD_ptB 達到 Max_ DepthB時，RD_ptB置0，繼續讀操作過程。
若為0，則Empty_FlagB置1，否則檢查是否小於Reg_ SizeB，若011~_0印讓8小於Reg_SizeB，則等待大於等於Reg_SizeB狀態出現； 若大於等於Reg_SiZeB，則從RD_regB0中讀取，同時啟動一次讀操作，通過集中 存儲器的訪問埠從集中存儲器地址(BaseAddreB+RD_ptB)到(BaseAddreB+RD_ptB+Reg_ SizeB-I)中讀取數據到 RD_regBl，並將 RD_ptB 增加 Reg_SizeB，Cur_DepthB 減少 Reg_ SizeB0如上重複交替使用RD_regB0和RD_regBl緩存輸出數據。
在訪問埠 C中內置有集中存儲器基地址(BaseAddreC)和最大訪問存儲深度 (MEuU^pthC)、數據寬度(Bit_WidthC)、一個寫入寄存器(WR_regC)和一個讀出寄存器 (RD_regC)、對於每個HARQ process都有兩個存儲器訪問指針(寫指針WR_ptC_process_m 和讀指針RD_ptC_process_m)、對應於集中存儲器基地址的偏移量(Addre_process_m)以 及其最大訪問深度(ifeuU^pthC_process_m)、一個FIFO 空指示值(Empty_FlagC_process_ m)和當前數據深度指示值(011~_0印讓(_ 1~00688_111)。其中每個HARQ process的Addre_ process_m和Max_D^thC_process_m參數可以是固定的，也可以是一段時間內重新分 配。訪問埠 C的寫入和讀出寄存器的長度用Reg_SiZeC表示，而最大比特容量用Bit_ WidthCX Reg_SizeC表示。以HARQ process m的數據讀寫操作為例進行說明如下
初始狀態時，WR_regC禾Π RD_regC 均為空，Empty_FlagC_process_m 為 1， CurDepthC_process_m 為 0, WR_ptC_prοcess_m 禾口 RD_ptC_process_m 均等於 HARQ process m所對應的的基地址偏移量Addre_pr0cess_m。當有輸入數據時，數據先寫入RD_regC，RD_ regC 為滿時，Empty_FlagC_process_m 清 0, Cur_DepthC_process_m 增力口 Reg_SizeC。數據 寫入WR_regC，當WR_regC為滿時，啟動一次集中存儲器的寫操作，將WR_regC當前的所有數 據順序寫入集中存儲器地址從(BaseAddreC+WR_ptC_process_m)到(BaseAddreC+WR_ptC_ process_m+Reg_SizeC-l)的空間，並將 WR_ptC_process_m ±曾力口 Reg_SizeC，Cur_DepthC_ process_m 增力口 Reg_SizeC。當 WR_ptC_prοcess_m 達至Ij Max_DepthC_process_m 時,WR_ptC_process_m置0，繼續寫操作過程。
當需要從訪問埠 C中讀出數據時，檢查Empty_FlagC_pr0CeSS_m，若為1，等 待 Empty_FlagC_process_m 狀態改變；若為 0，先從 RD_regC 中讀取，並將 Cur_D^)thC_ process_m 減少 Reg_SizeC。若 Cur_DepthC_process_m 為 0,貝丨J Empty_FlagC_process_m 置 1，否則檢查 Cur_DepthC_process_m 是否小於 Reg_SizeC,若 Cur_DepthC_process_m 小於 Reg_SizeC,則等待 011~_0印讓(_ 1~(^688_111 大於等於 Reg_SizeC 狀態出現；若 011~_0印讓(_ pr0CeSS_m大於等於Reg_SiZeC，則啟動讀操作，通過集中存儲器的訪問埠從集中存儲器 地址(BaseAddreC+RD—ptC—process—m)到(BaseAddreC+RD—ptC—process—m+Reg—SizeC-1) 中讀取數據，並將 RD_ptC_process_m 增力口 Reg_SizeC，Cur_DepthC_process_m 減少 Reg_ SizeC0 當 RD—ptC—process—m 達到 Max_DepthC—process—m 時，RD—ptC—process—m 置 0，繼 續讀操作過程。
上述描述是對訪問埠 Α、訪問埠 B、訪問埠 C的結構以及在讀寫過程中與所 述集中存儲器間的交互過程所做的說明。本領域的普通技術人員應當了解，訪問埠的組 成以及與集中存儲器的讀寫過程並不局限於上述實施例中的內容，本領域技術人員在上述 說明的基礎上結合實際情況以及現有技術可對訪問埠的組成以及與集中存儲器的讀寫 過程做相應的改動。
下面結合數字基帶處理器對上行數據和下行數據的處理過程，對上述的訪問埠 在數據處理過程中所起的作用進行說明。
在數據下行的過程中，基站發送的數據流經由無線信道到達用戶終端，在經由用 戶終端中的射頻模塊做模數轉換後，數位訊號進入下行處理第一部分，在該模塊中做幀同 步前的處理。經由下行處理第一部分處理過的輸出數據寫入到所述的訪問埠 A，只要有下 行數據到達用戶終端，那麼經由訪問埠 A實現的寫操作就會一直進行。訪問埠 A在做 寫操作時的數據存儲順序已經在前文中有了詳細說明，因此不在此處重複。如果用#A表示 訪問埠 A，那麼在此過程中所涉及的由訪問埠 A實現的寫操作可以記為#A W。
下行處理第二部分要對下行處理第一部分處理過的數據進一步做輸入數據的去 CP、OFDM解調、同步、MIMO解碼、QAM軟解調、解速率匹配等操作，因此需要通過訪問埠 A 讀取數據。從訪問埠 A所讀取的數據以OFDM符號為單位。訪問埠 A做讀數據操作時 的數據讀取順序也已經在前文中有相應的描述。數據在經由下行處理第二部分的處理後， 將處理後的數據直接作為下行處理第三部分的輸入數據。如果用#A表示訪問埠 A，那麼 在此過程中所涉及的由訪問埠 A實現的讀操作可以記為#AR。
下行處理第三部分對數據做信道解碼和誤碼校驗。下行處理第二部分的輸出數據 可以是控制信息也可以是數據信息。由於控制信息不存在重傳情況，因此在後文中對控制 信息的處理不做說明，僅對數據信息的處理加以說明。在對數據信息做信道解碼前，首先 判斷下行處理第三部分的輸入數據是否是第一次傳輸，如果是，則由下行處理第三部分做 信道解碼後，進一步判斷解碼結果是否正確，如果解碼正確，解碼後的數據塊直接上傳MAC 層，也就不需要對訪問埠 C進行訪問；如果解碼錯誤，則要將下行處理第三部分的信道譯 碼前的數據寫入到訪問埠 C。如果下行處理第三部分的輸入數據信息不是第一次傳輸的 數據(也就是重傳數據)，那麼在信道解碼前下行處理第三部分需要從訪問埠 C讀出原來 舊的冗餘版本，將其與重傳數據合併，再進行信道解碼。如果此次再解碼還是出錯，則需要將前述合併後的版本寫入訪問埠 C，等待下一次重傳數據的到來，直到解碼正確，或拋棄 有關數據塊，不再需要做重傳操作。如果用#c表示訪問埠 C，那麼在此過程中所涉及的由 訪問埠 C實現的讀、寫操作可以分別記為#C R、#C W。
在數據上行處理的過程中，上行處理第一部分將所要傳輸的數據塊做信道編碼、 QAM調製、DFT和SC-FDM調製後，經由訪問埠 B做寫操作以實現處理結果的存儲，而上行 處理第二部分則通過訪問埠 B依次讀出每個SC-FDM符號的發送數據，然後插入CP，並定 時發送數據。如果用表示訪問埠 B，那麼在此過程中所涉及的由訪問埠 B實現的讀、 寫操作可以分別記為#B R、#B W。
在上面的數據上行、數據下行處理過程中，存在著多條讀寫命令，不同讀寫命令之 間應當存在優先級，以保證數字基帶處理器的有效運行。不同讀寫命令間的優先級判斷可 以通過前述的仲裁器實現。在本實施例中，所述的優先級判斷原則具體如下#A W為接收 下行數據流，#B R為發送上行數據流，此兩個命令均受定時的約束，因此優先級最高，在同 時存在多條讀寫命令時，#AR可以打斷其他任何讀寫操作，且根據TDD系統上下行 定時要求，#A R不會同時發生集中存儲器的存儲請求；其他讀寫操作之間不可以相 互打斷，需要按照時間的先後順序進行。
在上述實施例中，給出了本發明的數字基帶處理器的一種實現方式，在其它實施 例中，數字基帶處理器的實現方式可以有一定的變化。例如，將所述的訪問埠 A的緩存放 置點提前，如放置於載波殘餘頻率去除之前，或者時域濾波之前，或者起始的接收數據位置寸。
以上實施例都以TD-LTE標準為例，在其它標準，如WiMAX標準中，同樣可以採用本 發明的數字基帶處理器。由於WiMAX的上行採用了 OFDM調製代替了 TD-LTE的SC-FDM調 制(SC-FDM調製與OFDM調製都使用IDFT變換)，因此當本發明的數字基帶處理器應用在 WiMAX標準中時，上行處理第一部分的輸出和上行處理第二部分的輸入都變為OFDM符號， 而不再是SC-FDM符號，但對於數字基帶處理器本身的結構和功能不會造成影響。同樣的， 本發明的數字基帶處理器還可適用於半雙工的FDD寬帶無線通信系統。
本發明將寬帶無線通信基帶處理器中的多個緩存數據存儲在一個集中存儲器中， 集中存儲器可以獨立於晶片，與晶片在同一封裝內或者不同封裝內；也可以置於晶片內部。 集中存儲器如果獨立於晶片外部，則可以減小晶片面積，降低晶片成本；如果置於晶片內 部，也可以通過有效的處理方法，提高存儲密度，通過合併多個SRAM的讀寫部件，降低晶片 後端設計的工作難度。
最後所應說明的是，以上實施例僅用以說明本發明的技術方案而非限制。儘管參 照實施例對本發明進行了詳細說明，本領域的普通技術人員應當理解，對本發明的技術方 案進行修改或者等同替換，都不脫離本發明技術方案的精神和範圍，其均應涵蓋在本發明 的權利要求範圍當中。
權利要求
1.一種數字基帶處理器，其特徵在於，包括上行發射機、下行接收機、集中存儲器和該 集中存儲器的訪問集中器；其中，所述的上行發射機包括用於信道編碼、QAM調製以及IDFT變換的上行處理第一部分， 以及用於對所述上行處理第一部分所得到的符號做插入CP、成形濾波、定時發送操作的上 行處理第二部分；所述的下行接收機包括用於幀同步前處理的下行處理第一部分，用於對數據做去CP、 OFDM解調、同步、ΜΙΜΟ解碼、QAM軟解調、解速率匹配操作的下行處理第二部分，以及用於做 信道解碼和校驗操作的下行處理第三部分；所述訪問集中器包括與所述下行處理第一部分的輸出接口以及所述下行處理第二部 分的輸入接口連接的第一訪問埠，與所述下行處理第三部分的輸入接口以及所述下行處 理第三部分的輸出接口連接的第三訪問埠，與所述上行處理第一部分的輸出接口以及上 行處理第二部分的輸入接口連接的第二訪問埠 ；所述第一訪問埠、第二訪問埠、第三 訪問埠用於訪問所述的集中存儲器。
2.根據權利要求1所述的數字基帶處理器，其特徵在於，所述訪問集中器還包括對所 述集中存儲器相關的訪問接口以及對所述集中存儲器的訪問順序進行控制的仲裁器，所述 第一訪問埠、第二訪問埠、第三訪問埠在所述仲裁器的控制下通過所述訪問接口訪 問所述的集中存儲器。
3.根據權利要求1或2所述的數字基帶處理器，其特徵在於，所述的第一訪問埠、第 二訪問埠以及第三訪問埠都包括寫入寄存器和讀出寄存器；其中，在進行寫操作時先 將數據寫入讀出寄存器，當所述讀出寄存器被寫滿時，通過所述寫入寄存器將數據寫入所 述集中存儲器；在進行讀操作時先從所述讀出寄存器讀出數據，當所述讀出寄存器為空時， 從所述集中存儲器讀取數據。
4.根據權利要求3所述的數字基帶處理器，其特徵在於，為實現寫入數據的實時操作， 所述訪問埠的寫入寄存器為兩個交替使用；為實現讀出數據的實時操作，所述訪問埠 的讀出寄存器為兩個交替使用。
5.根據權利要求1或2所述的數字基帶處理器，其特徵在於，所述的集中存儲器在製造 時直接在物理晶片上實現，所述的物理晶片為用於實現所述上行發射機、下行接收機以及 訪問集中器的晶片。
6.根據權利要求1或2所述的數字基帶處理器，其特徵在於，所述的集中存儲器在製造 時獨立於物理晶片但與物理晶片一同封裝，所述的物理晶片為用於實現所述上行發射機、 下行接收機以及訪問集中器的晶片。
7.根據權利要求1或2所述的數字基帶處理器，其特徵在於，所述的集中存儲器在制 造時獨立於物理晶片且不與物理晶片一同封裝，所述的物理晶片為用於實現所述上行發射 機、下行接收機以及訪問集中器的晶片。
8.根據權利要求6或7所述的數字基帶處理器，其特徵在於，所述的集中存儲器獨立於 所述物理晶片時，它採用DDR SDRAM、DDR2SDRAM、DDR3SDRAM或者FCRAM存儲器等中的任意 一種實現。
9.根據權利要求2所述的數字基帶處理器，其特徵在於，所述的仲裁器為第一訪問端 口將所接收的下行數據流寫到所述集中存儲器的寫命令以及第二訪問埠從所述集中存儲器讀出所要發送的上行數據流的讀命令設置最高的優先級，並設定這兩條具有最高優先 級的命令不會同時發生，為其他的讀寫命令按照時間先後順序設定優先級。
10.根據權利要求1或2所述的數字基帶處理器，其特徵在於，所述的第一訪問埠、第 二訪問埠對集中存儲器的數據讀寫都嚴格按照先入先出的方式進行，第三訪問埠對集 中存儲器的數據讀寫以混合自動重傳過程為單位，每個重傳過程對集中存儲器中的所被分 配的地址空間嚴格按照先入先出的方式進行數據讀寫。
全文摘要
本發明提供一種數字基帶處理器，包括上行發射機、下行接收機、一個集中存儲器和訪問集中器；其中，上行發射機包括用於信道編碼、QAM調製以及IDFT變換的上行處理第一部分，用於做插入CP、成形濾波、定時發送操作的上行處理第二部分；下行接收機包括用於幀同步前處理的下行處理第一部分，用於對數據做去CP、OFDM解調、同步、MIMO解碼、QAM軟解調、解速率匹配操作的下行處理第二部分，以及用於做信道解碼和校驗操作的下行處理第三部分；訪問集中器包括與下行處理第一部分以及下行處理第二部分連接的第一訪問埠，與下行處理第三部分連接的第三訪問埠，與上行處理第一部分以及上行處理第二部分連接的第二訪問埠。
文檔編號H04L27/26GK102035778SQ200910093700
公開日2011年4月27日 申請日期2009年9月27日 優先權日2009年9月27日
發明者馮雪林, 唐杉, 崔瑱, 王劍, 王秋菊, 石晶林, 韓娟 申請人:中國科學院計算技術研究所