半導體器件結構的結構和形成方法與流程

2023-10-09 09:21:29 1

本申請涉及於2015年05月29日提交的名稱為「Structure and formation method of semiconductor device structure」(對方案號P20150166US00)，序列號為14/725,118的美國共同待決和共同受讓申請，其全部內容結合於此作為參考。

技術領域

本發明總體涉及半導體領域，更具體地，涉及半導體器件結構以及形成方法。

背景技術：

半導體集成電路(IC)工業經歷了快速增長。IC材料和設計中的技術進步產生了多代IC。每一代都具有比先前一代更小和更複雜的電路。

在IC演化過程中，隨著幾何尺寸(即，使用製造工藝可以創建的最小組件(或線))減小，功能密度(即，每晶片面積的互連器件的數量)通常增大。通常，這種按比例縮小工藝通過增加生產效率和降低相關成本來提供益處。

然而，這些進步增大了處理和製造IC的複雜度。由於部件尺寸不斷減小，所以製造工藝不斷變得越來越難執行。因此，形成尺寸越來越小的可靠的半導體器件存在挑戰。

技術實現要素：

根據本發明的一個方面，提供了一種半導體器件結構，包括：鰭結構，位於半導體襯底上方；柵疊件，覆蓋所述鰭結構的一部分，其中，所述柵疊件包括功函層和柵極介電層；以及隔離元件，位於所述半導體襯底上方 並且與所述柵疊件相鄰，其中，所述隔離元件與所述功函層和所述柵極介電層直接接觸，並且所述隔離元件的下部寬度大於所述隔離元件的上部寬度。

優選地，該半導體器件結構還包括：間隔元件，位於所述柵疊件的側壁上方。

優選地，所述功函層不與所述間隔元件直接接觸。

優選地，該半導體器件結構還包括：介電層，位於所述半導體襯底上方並且圍繞所述柵疊件和所述隔離元件。

優選地，所述功函層在所述鰭結構以及所述隔離元件的側壁上方共形地延伸。

根據本發明的另一方面，提供了一種半導體器件結構，包括：第一鰭結構和第二鰭結構，位於半導體襯底上方；第一柵疊件，覆蓋所述第一鰭結構的一部分；第二柵疊件，覆蓋所述第二鰭結構的一部分；以及隔離元件，與所述第一柵疊件和所述第二柵疊件相鄰，其中，所述隔離元件的下部寬度大於所述隔離元件的上部寬度。

優選地，所述隔離元件與所述第一柵疊件的第一功函層和所述第二柵疊件的第二功函層直接接觸。

優選地，該半導體器件結構還包括：間隔元件，位於所述柵疊件的側壁上方，其中，所述第一功函層和所述第二功函層不與所述間隔元件直接接觸。

優選地，所述第一功函層在所述第一鰭結構以及所述隔離元件的第一側壁上方共形延伸，而所述第二功函層在所述第二鰭結構以及所述隔離元件的第二側壁上方共形延伸。

優選地，該半導體器件結構還包括：第一柵極介電層，介於所述第一鰭結構與所述第一功函層之間；以及第二柵極介電層，介於所述第二鰭結構與所述第二功函層之間，其中，所述隔離元件與所述第一柵極介電層和所述第二柵極介電層均直接接觸。

優選地，所述第一柵極介電層和所述第二柵極介電層的材料相同。

優選地，該半導體器件結構還包括：隔離部件，介於所述半導體襯底 與所述第一柵疊件之間，其中，所述隔離元件與所述隔離部件直接接觸。

優選地，所述隔離元件的側壁與和所述隔離元件的底面平行的虛構位置之間的角度在大約10°至大約85°的範圍內。

優選地，該半導體器件結構還包括：介電層，位於所述半導體襯底上方並且圍繞所述第一柵疊件、所述第二柵疊件和所述隔離元件。

優選地，所述介電層和所述隔離元件的材料彼此不同。

根據本發明的又一方面，提供了一種用於形成半導體器件結構的方法，包括：在半導體襯底上方形成第一鰭結構和第二鰭結構；在所述半導體襯底上方形成偽柵疊件，以部分地覆蓋所述第一鰭結構和所述第二鰭結構；去除所述偽柵疊件，以在所述半導體襯底上方形成溝槽；在所述溝槽中形成柵極介電層；在所述柵極介電層中形成凹槽；在所述溝槽中形成隔離元件，以填充所述凹槽；以及在所述柵極介電層上方以及所述隔離元件的一側壁上方形成功函層。

優選地，該方法還包括：在所述半導體襯底上方形成介電層，以圍繞所述偽柵疊件，其中，所述介電層圍繞所述溝槽。

優選地，該方法還包括：在所述柵極介電層上方以及所述隔離元件的第二側壁上方形成第二功函層，其中，所述功函層不與所述第二功函層直接接觸。

優選地，在所述第二功函層之前形成所述功函層。

優選地，該方法還包括：部分地去除所述隔離元件，使得所述隔離元件的下部寬度大於所述隔離元件的上部寬度。

附圖說明

當結合附圖進行閱讀時，根據下面詳細的描述可以更好地理解本發明的方面。應該注意，根據工業中的標準實踐，各種部件沒有被按比例繪製。實際上，為了清楚的討論，可以任意地增加或減小各種部件的尺寸。

圖1至圖1I是根據一些實施例的用於形成半導體器件結構的工藝的各個階段的截面圖。

圖2A至圖2G是根據一些實施例的用於形成半導體器件結構的工藝的 各個階段的頂視圖。

圖3A至圖3D是根據一些實施例的用於形成半導體器件結構的工藝的各個階段的截面圖。

具體實施方式

以下公開內容提供了許多不同實施例或實例，用於實現所提供主題的不同特徵。以下將描述組件和布置的特定實例以簡化本發明。當然，這些僅是實例並且不意欲限制本發明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接觸的實施例，也可以包括形成在第一部件和第二部件之間的附加部件使得第一部件和第二部件不直接接觸的實施例。另外，本發明可以在多個實例中重複參考標號和/或字符。這種重複是為了簡化和清楚的目的，並且其本身不指示所討論的各個實施例和/或配置之間的關係。

此外，為了便於描述，本文中可以使用諸如「在…下方」、「在…下面」、「下部」、「在…上面」、「上部」等空間關係術語以描述如圖所示的一個元件或部件與另一元件或部件的關係。除圖中所示的方位之外，空間關係術語意欲包括使用或操作過程中的器件的不同的方位。裝置可以以其它方式定位(旋轉90度或在其他方位)，並且在本文中使用的空間關係描述符可同樣地作相應地解釋。

描述了本發明的一些實施例。圖1至圖1I是根據一些實施例的用於形成半導體器件結構的工藝的各個階段的截面圖。可以在圖1A至圖1I所描述的階段之前、期間和/或之後提供附加的操作。對於不同的實施例，可以替代或取消所描述的一些階段。可以將附加的部件添加到半導體器件結構中。對於不同的實施例，可以替代或取消以下所描述的一些部件。

如圖1A所示，提供半導體襯底100。在一些實施例中，半導體襯底100是塊狀半導體襯底，諸如半導體晶圓。例如，半導體襯底100是矽晶圓。半導體襯底100可以包括矽或諸如鍺的其他元素半導體材料。在一些其他的實施例中，半導體襯底100包括化合物半導體。化合物半導體可以包括砷化鎵、碳化矽、砷化銦、磷化銦、其他合適的化合物半導體或它們的組 合。

在一些實施例中，半導體襯底100包括絕緣體上半導體(SOI)襯底。可以使用注氧分離(SIMOX)工藝、晶圓接合工藝、其他可應用的方法或它們的組合來製造SOI襯底。

如圖1A所示，通過虛線L將半導體襯底100分為部分110A和110B。在一些實施例中，兩個或多個電晶體形成在半導體襯底100的部分110A和110B中和/或上方。在一些實施例中，p型金屬氧化物半導體場效應電晶體(PMOSFET)和n型金屬氧化物半導體場效應電晶體(NMOSFET)將分別形成在部分110A和110B中和/或上方。在其他一些的實施例中，NMOSFET和PMOSFET將分別形成在部分110A和110B中和/或上方。在其他一些實施例中，NMOSFET將形成在部分110A和110B中和/或上方。在其他一些實施例中，PMOSFET將形成在部分110A和110B中和/或上方。

根據一些實施例，如圖1A所示，多個凹槽(或溝槽)形成在半導體襯底100中。結果，包括鰭結構101A和101B的多個鰭結構形成在各凹槽之間。在一些實施例中，一種或多種光刻和蝕刻工藝用於形成凹槽。

根據一些實施例，如圖1A所示，隔離部件102形成在凹槽中，以圍繞鰭結構101A和101B的下部。隔離部件102用於限定和電隔離半導體襯底100中和/或上方形成的各個器件元件。在一些實施例中，隔離部件102包括淺溝槽隔離(STI)部件、矽的局部氧化(LOCOS)部件、其他合適的隔離部件或它們的組合。

在一些實施例中，每一個隔離部件102都具有多層結構。在一些實施例中，隔離部件102由介電材料製成。介電材料可以包括氧化矽、氮化矽、氮氧化矽、氟摻雜的矽酸鹽玻璃(FSG)、低K介電材料、其他合適的材料或它們的組合。在一些實施例中，形成STI襯墊(未示出)，以減少半導體襯底100與隔離部件102之間的界面處的晶體缺陷。類似地，STI襯墊還可以用於減少鰭結構與隔離部件102之間的界面處的晶體缺陷。

在一些實施例中，介電材料層沉積在半導體襯底100上方。介電材料層覆蓋包括鰭結構101A和101B的鰭結構並且填充鰭結構之間的凹槽。在一些實施例中，使用化學汽相沉積(CVD)工藝、旋塗工藝、其他可應用 的工藝或它們的組合來沉積介電材料層。在一些實施例中，執行平坦化工藝以減薄介電材料層直到暴露鰭結構101A和101B。平坦化工藝可以包括化學機械拋光(CMP)工藝、研磨工藝、蝕刻工藝、其他可應用的工藝或它們的組合。之後，回蝕刻介電材料層，以形成隔離部件102。如圖1A所示，根據一些實施例，包括鰭結構101A和101B的鰭結構從隔離部件102凸出。

根據一些實施例，如圖1B所示，柵極介電層104和偽柵電極層106沉積在隔離部件102以及鰭結構101A和101B上方。在一些實施例中，柵極介電層104由氧化矽、氮化矽、氮氧化矽、具有高介電常數(高K)的介電材料、其他合適的介電材料或它們的組合製成。高K介電材料的實例可以包括氧化鉿、氧化鋯、氧化鋁、二氧化鉿-氧化鋁合金、氧化鉿矽、氮氧化鉿矽、氧化鉿鉭、氧化鉿鈦、氧化鉿鋯、其他合適的高K材料或它們的組合。在一些實施例中，柵極介電層104是隨後將被去除的偽柵極介電層。例如，偽柵極介電層是氧化矽層。

在一些實施例中，使用化學汽相沉積(CVD)工藝、原子層沉積(ALD)工藝、熱氧化工藝、物理汽相沉積(PVD)工藝、其他可應用的工藝或它們的組合來沉積柵極介電層104。在一些實施例中，偽柵電極層106由多晶矽製成。例如，使用CVD工藝或其他可應用的工藝來沉積偽柵電極層106。可以對本發明的實施例作出許多變化和/或修改。在一些其他實施例中，沒有形成柵極介電層104。

根據一些實施例，之後，如圖1B所示，圖案化的硬掩模層形成在偽柵電極層106上方。圖案化的硬掩模層用於將偽柵電極層106和柵極介電層104圖案化為一個或多個偽柵疊件(或偽柵極襯墊)。在一些實施例中，圖案化的硬掩模包括第一硬掩模層108a和第二硬掩模層108b。在一些實施例中，第一硬掩模層108a由氮化矽製成。在一些實施例中，第二硬掩模層108b由氧化矽製成。在一些實施例中，第二硬掩模層108b比第一硬掩模層108a厚。

在一些實施例中，偽柵疊件是形成在隔離部件102以及鰭結構101A和101B上方的多個偽柵極襯墊。在一些實施例中，偽柵極襯墊基本相互平 行。在一些實施例中，在隨後的工藝中將每一個偽柵疊件(或偽柵極襯墊)都形成為不同電晶體的兩個或多個柵疊件。

在一些實施例中，圖案化的光刻膠層(未示出)用於輔助圖案化的硬掩模層的形成。使用光刻工藝來形成圖案化的光刻膠層。圖案化工藝可以包光刻膠塗覆(如，旋塗)、軟烘、掩模對準、曝光、曝光後烘烤、使光刻膠顯影、衝洗、乾燥(如，硬烘)、其他合適的工藝或它們的組合。

之後，如圖1C所示，根據一些實施例，圖案化偽柵電極層106和柵極介電層104，以形成一個或多個偽柵疊件107。之後，在一些實施例中，去除硬掩模層108a和108b。

圖2A至圖2G是根據一些實施例的用於形成半導體器件結構的工藝的各個階段的頂視圖。在一些實施例中，圖2A是圖1C中所示結構的頂視圖。如圖1C和圖2A所示，根據一些實施例，形成多個偽柵疊件107。為了簡潔，圖2A中僅示出了偽柵疊件107(或偽柵極襯墊)。每一個偽柵疊件107都包括偽柵電極層106和偽柵極介電層104。在圖1C和圖2B至圖2G中，為了簡潔的目的，僅示出了一個偽柵疊件107。

之後，根據一些實施例，源極/漏極結構形成在鰭結構101A和101B上方並且與偽柵疊件107相鄰。圖3A至圖3D是根據一些實施例的用於形成半導體器件結構的工藝的各個階段的截面圖。在一些實施例中，圖1C至圖1I是沿著圖2C至圖2G的線I-I截取的截面圖。在一些實施例中，圖3A至圖3C是沿著圖2C至圖2G的線J-J截取的截面圖，並且圖3D是沿著圖2G的線K-K截取的截面圖。

參考圖2C和圖3A，根據一些實施例，源極/漏極結構114A和114B形成在半導體襯底100上方並且介於偽柵疊件107之間。如上所述，在一些實施例中，兩個電晶體形成在半導體襯底100的部分110A和110B中和/或上方。源極/漏極結構114A是電晶體形成在部分110A中和/或上方的一部分，而源極/漏極結構114B是另一電晶體形成在部分110B中和/或上方的一部分。

在一些實施例中，根據一些實施例，對鰭結構101A和101B進行開槽，以低於隔離部件102的頂面。在一些實施例中，執行蝕刻工藝，以去除鰭 結構101A和101B的上部。結果，如圖3A所示，凹槽形成在鰭結構101A(和101B)上面。在其他一些實施例中，使用多次蝕刻操作，使得凹槽朝著位於偽柵疊件107下面的溝道區域進一步橫向延伸。

在一些實施例中，在被開槽的鰭結構上方外延生長半導體材料(或兩種或多種半導體材料)，並且不斷生長至凹槽上面，以形成源極/漏極結構114A和114B。在一些實施例中，同時執行源極/漏極結構114A和114B的生長。在一些實施例中，在不同工藝中分別執行源極/漏極結構114A和114B的生長。

在一些實施例中，源極/漏極結構114A是p型半導體材料。例如，源極/漏極結構114A可以包括外延生長的矽鍺。源極/漏極結構114A不限於為p型半導體材料。在一些實施例中，源極/漏極結構114A是n型半導體材料。源極/漏極結構114A可以包括外延生長的矽、外延生長的碳化矽(SiC)、外延生長的磷化矽(SiP)或其他合適的外延生長的半導體材料。

在一些實施例中，源極/漏極結構114A和114B都是p型的。在一些實施例中，源極/漏極結構114A和114B都是n型的。在一些實施例中，源極/漏極結構114A和114B中的一個是p型的，而源極/漏極結構114A和114B中的另一個是n型的。

在一些實施例中，使用選擇外延生長(SEG)工藝、CVD工藝(如，汽相外延(VPE)工藝、低壓化學汽相沉積(LPCVD)工藝和/或超高真空CVD(UHV-CVD)工藝)、分子束外延工藝、其他可應用的工藝或它們的組合來形成源極/漏極結構114A和114B。源極/漏極結構114A和114B的形成工藝可以使用氣態和/或液態的前體。在一些實施例中，在同一工藝室中原位生長源極/漏極結構114A和114B兩者。換句話說，使用原位外延生長工藝來形成源極/漏極結構114A和114B。在其他一些實施例中，分別生長源極/漏極結構114A和114B。

源極/漏極結構114A和114B包括摻雜劑。在一些實施例中，執行多種注入工藝，以摻雜源極/漏極結構114A和114B。在一些實施例中，如圖2C和圖3A所示，間隔元件112形成在偽柵疊件107的側壁上方，以輔助源極/漏極結構114A和114B的形成。在一些實施例中，在形成間隔元件112 之前，使用離子注入工藝形成輕摻雜源極/漏極區域(未示出)。

在一些實施例中，在源極/漏極結構114A和114B的生長期間，原位摻雜源極/漏極結構114A和114B。在其他一些實施例中，在源極/漏極結構114A和114B的生長期間，不摻雜源極/漏極結構114A和114B。在外延生長之後，在隨後的工藝中摻雜源極/漏極結構114A和114B。在一些實施例中，使用離子注入工藝、等離子體浸沒離子注入工藝、氣體和/或固體源擴散工藝、其他可應用的工藝或它們的組合來實現摻雜。在一些實施例中，還將源極/漏極結構114A和114B暴露於退火工藝，以激活摻雜劑。例如，執行快速熱退火工藝。

根據一些實施例，如圖1D、2D和圖3B所示，去除偽柵疊件107。在一些實施例中，如圖2D和圖3B所示，在去除偽柵疊件107之前，介電層113沉積在源極/漏極結構114A和114B以及偽柵疊件107上方。在一些實施例中，介電層113由氧化矽、氮氧化矽、硼矽酸鹽玻璃(BSG)、磷矽酸鹽玻璃(PSG)、硼磷矽酸鹽玻璃(BPSG)、氟化矽酸鹽玻璃(FSG)、低k材料、多孔介電材料、其他合適的介電材料或它們的組合製成。在一些實施例中，使用CVD工藝、旋塗工藝、ALD工藝、PVD工藝、其他可應用的工藝或它們的組合來沉積介電層113。

之後，減薄介電層113直到暴露偽柵電極層106。減薄的介電層113圍繞偽柵疊件107。在一些實施例中，使用平坦化工藝來減薄介電層113。平坦化工藝可以包括化學機械拋光(CMP)工藝、研磨工藝、蝕刻工藝、其他可應用的工藝或它們的組合。可以對本發明的實施例作出許多變化和/或修改。在一些其他的實施例中，不形成介電層113。

根據一些實施例，之後，如圖1D、圖2D和圖3B所示，去除偽柵疊件107，以在鰭結構101A和101B以及隔離部件102上方形成溝槽116。在一些實施例中，形成介電層113，並且在介電層113中形成溝槽116。換句話說，介電層113圍繞溝槽116。在一些實施例中，溝槽116介於間隔元件112之間。在一些實施例中，如圖1D、圖2D和圖3B所示，溝槽116暴露鰭結構101A和101B的最初被偽柵疊件107覆蓋的部分。鰭結構101A和101B的暴露部分可以用作溝道區域。在一些實施例中，使用幹蝕刻工藝、 溼蝕刻工藝、其他可應用的工藝或它們的組合來去除偽柵疊件107。在一些實施例中，柵極介電層104由高K材料製成並且不被去除。在這些情形中，溝槽116暴露柵極介電層104。

根據一些實施例，如圖1E和圖2E所示，在去除偽柵疊件107之後，一些金屬柵極堆疊層沉積在溝槽116的側壁和底部上方。如上所述，在一些實施例中，將每一個偽柵疊件107(或偽柵極襯墊)都形成為不同電晶體的兩個或多個柵疊件。因此，在去除偽柵疊件107之後，形成足夠長的溝槽116，以容納電晶體的兩個或多個金屬柵疊件。各金屬柵極堆疊層的沉積或填充比在設計為僅容納電晶體的一個金屬柵疊件的凹槽中執行金屬柵極堆疊層的沉積或填充的其他情形容易。結果，顯著擴大了工藝窗。

在一些實施例中，兩個電晶體形成在半導體襯底100的部分110A和110B中和/或上方。在一些實施例中，一個電晶體是p型電晶體，而另一個電晶體是n型電晶體。在一些實施例中，電晶體都是p型電晶體。在一些實施例中，電晶體都是n型電晶體。在一些實施例中，一層或多層p型功函層形成在部分110A上方，而一層或多層n型功函層形成在部分110B上方。在一些實施例中，一層或多層n型功函層形成在部分110A上方，而一層或多層p型功函層形成在部分110B上方。

根據一些實施例，如圖1E、圖3C和圖3D所示，柵極介電層118沉積在溝槽116的側壁和底部上方。在一些實施例中，柵極介電層118在部分110A和110B兩者上方延伸。在一些實施例中，柵極介電層118在鰭結構101A和101B上方共形延伸。在一些實施例中，柵極介電層118是高k介電層。高k介電層可以由氧化鉿、氧化鋯、氧化鋁、二氧化鉿-氧化鋁合金、氧化鉿矽、氮氧化鉿矽、氧化鉿鉭、氧化鉿鈦、氧化鉿鋯、其他合適的高K材料或它們的組合製成。

在一些實施例中，使用ALD工藝、CVD工藝、旋塗工藝、其他可應用的工藝或它們的組合來沉積柵極介電層118。在一些實施例中，執行高溫退火操作，以減少或消除柵極介電層118中的缺陷。可以對本發明的實施例作出許多變化和/或修改。在一些實施例中，兩個不同的柵極介電層分別形成在部分110A和110B上方，以用作不同電晶體的柵極介電層。

在一些實施例中，在形成柵極介電層118之前，在溝槽116中形成界面層(未示出)。界面層可以用於減少柵極介電層118與鰭結構101A和101B之間的應力。在一些實施例中，界面層由氧化矽製成。在一些實施例中，使用ALD工藝、熱氧化工藝、其他可應用的工藝或它們的組合來形成界面層。

根據一些實施例，如圖1E、圖2E、圖3C和圖3D所示，勢壘(barrier)層120沉積在柵極介電層118上方。勢壘層120可以用於接合柵極介電層118與隨後形成的功函層。勢壘層120還可以用於防止柵極介電層118與隨後形成的功函層之間的擴散。在一些實施例中，勢壘層120在鰭結構101A和101B上方共形延伸。

在一些實施例中，勢壘層120由含金屬的材料製成。含金屬的材料可以包括氮化鈦、氮化鉭、其他合適的材料或它們的組合。在一些實施例中，勢壘層120包括多層。在一些實施例中，使用ALD工藝、PVD工藝、電鍍工藝、無電鍍工藝、CVD工藝、其他可應用的工藝或它們的組合來沉積勢壘層120。在其他一些實施例中，沒有形成勢壘層120。在一些實施例中，兩個不同的勢壘層分別形成在部分110A和110B上方，以用作不同電晶體的勢壘層。

根據一些實施例，如圖1F和圖2F所示，去除柵極介電層118和勢壘層120的部分，以形成一個或多個凹槽132。根據一些實施例，如圖1F和圖2F所示，凹槽132將柵極介電層118和勢壘層120分為兩個部分。如圖1F和圖2F所示，凹槽132具有寬度W1。在一些實施例中，寬度W1在大約15nm至大約1000nm的範圍內。如圖1F和圖2F所示，勢壘層120被劃分為勢壘元件120A和120B。在一些實施例中，勢壘元件120A和120B彼此不直接接觸。根據一些實施例，如圖1F和圖2F所示，凹槽132暴露隔離部件102。

可以對本發明的實施例作出許多變化和/或修改。在一些實施例中，部分地去除勢壘層120，以形成勢壘元件120A和120B，但不去除柵極介電層118。在這些情形中，凹槽132暴露柵極介電層118。

根據一些實施例，如圖1G所示，隔離元件134形成在溝槽116中，以 填充凹槽132。在一些實施例中，介電層沉積在溝槽116的側壁和底部上方。之後，如圖1G所示，根據一些實施例，圖案化介電層，以形成隔離元件134。在一些實施例中，隔離元件134的寬度基本等於凹槽132的寬度W1。在一些實施例中，隔離元件134具有基本垂直的側壁。

在一些實施例中，用於形成隔離元件134的介電層由氧化矽、氮化矽、氮氧化矽、含碳的氧化矽、其他合適的介電材料或它們的組合製成。在一些實施例中，介電層包括聚合物材料。在一些實施例中，介電層的材料與介電層113的材料不同。然而，本發明的實施例並不限制於此。在一些實施例中，介電層和介電層113的材料基本相同。

在一些實施例中，使用CVD工藝、ALD工藝、可流動化學汽相沉積(FCVD)工藝、旋塗工藝、其他可應用的工藝或它們的組合來沉積介電層。在其他一些實施例中，旋塗工藝用於形成介電層。之後，光刻工藝和蝕刻工藝用於部分地去除介電層，以形成隔離元件132。

可以對本發明的實施例作出許多變化和/或修改。在一些實施例中，隔離元件134包括多層結構。例如，多層介電層沉積在溝槽116中，以填充凹槽132。類似地，執行圖案化工藝，以部分地去除介電層。結果，形成具有多層結構的隔離元件134。

根據一些實施例，如圖1H所示，部分地去除隔離元件134，以形成改變的隔離元件134'。如圖1H所示，改變的隔離元件134'具有上部寬度W2、下部寬度W1和高度H。在一些實施例中，寬度W1大於寬度W2。在一些實施例中，改變的隔離元件134'的寬度沿著從隔離元件134'的頂部朝向半導體襯底100的方向逐漸增大。在一些實施例中，隔離元件134'具有傾斜的側壁。

在一些實施例中，因為寬度W2小於寬度W1，所以開口更大，從而隨後更容易在鰭結構上方形成其他的金屬柵極堆疊層。其他的金屬柵極堆疊層可以包括功函層、阻擋(blocking)層和金屬填充層。如上所述，在一些實施例中，寬度W1在大約15nm至大約1000nm的範圍內。在一些實施例中，寬度W2在大約10nm至大約500nm的範圍內。在一些實施例中，高度H在大約50nm至大約2000nm的範圍內。然而，本發明的實施例並不 限制於此。寬度W1、寬度W2和高度H中的每一個都可以具有不同的範圍。

在一些實施例中，部分地蝕刻隔離元件134，以形成改變的隔離元件134'。通過改變蝕刻條件，可以微調改變的隔離元件134'的輪廓。如圖1H所示，改變的隔離元件134'具有側壁134s和底部134b。可以通過改變蝕刻條件來調整改變的隔離元件134'的側壁134s與和底部134b平行的虛構平面P之間的角度θ。在一些實施例中，角度θ在大約10°至大約85°的範圍內。在其他一些實施例中，角度θ在大約20°至大約75°的範圍內。在一些情形中，角度θ應該大於約10°以確保寬度W2足夠寬，以電隔離將要形成的相鄰的金屬柵疊件。在一些情形中，角度θ應該約小於85°，以確保隨後其他的金屬柵極堆疊層容易形成在鰭結構上方。

在一些實施例中，一種或多種蝕刻操作用於形成改變的隔離元件134'。在一些實施例中，蝕刻操作中使用的蝕刻劑包括氣體混合物。氣體混合物可以包括Cl2、HBr、BCl3、NF3、N2、CF4、CH2F2、N2、O2、Ar、N2H2、SF6、SiCl4、CH4、其他合適的氣體或它們的組合。在蝕刻操作期間，氣體混合物的成分可以根據需要變化。在一些實施例中，用於執行蝕刻操作的壓力在大約1mtorrs至大約80mtorrs的範圍內。在一些實施例中，用於執行蝕刻操作的操作功率在大約100W至大約1500W的範圍內。在一些實施例中，用於執行蝕刻操作的操作溫度在從大約10℃至大約80℃的範圍內。在一些實施例中，用於執行蝕刻操作的操作時間在大約5s至大約600s的範圍內。

根據一些實施例，如圖1I、圖3C和圖3D所示，功函層122A和122B形成在勢壘層120以及隔離元件134'的側壁上方。功函層用於向電晶體提供期望的功函，以增強器件性能(包括提高的閾值電壓)。在一些實施例中，功函層122A在鰭結構101A以及隔離元件134'的側壁134s上方共形延伸。類似地，功函層122B在鰭結構101B以及隔離元件134'的與側壁134s相對的側壁上方共形延伸。

在形成NMOS電晶體的實施例中，功函層可以是n型金屬層。n型金屬層能夠提供適合於器件的功函值，諸如等於或小於大約4.5eV。n型金屬層可以包括金屬、金屬碳化物、金屬氮化物或它們的組合。例如，n型金 屬層可以包括氮化鈦、鉭、氮化鉭、其他合適的材料或它們的組合。

另一方面，在形成PMOS電晶體的實施例中，功函層可以是p型金屬層。p型金屬層能夠提供適合於器件的功函值，諸如等於或大於大約4.8eV。p型金屬層可以包括金屬、金屬碳化物、金屬氮化物、其他合適的材料或它們的組合。例如，p型金屬可以包括氮化鉭、氮化鎢、鈦、氮化鈦、其他合適的材料或它們的組合。

功函層也可以由鉿、鋯、鈦、鉭、鋁、金屬碳化物(如，碳化鉿、碳化鋯、碳化鈦、碳化鋁)、鋁化物、釕、鈀、鉑、鈷、鎳、導電金屬氧化物或它們的組合製成。可以微調功函層的厚度和/或成分，以調節功函等級。例如，可以使用氮化鈦層作為p型金屬層或n型金屬層，這取決於氮化鈦層的厚度和/或成分。

在一些實施例中，功函層122A是p型金屬層，而功函層122B是n型金屬層。在一些實施例中，在功函層122B之前形成功函層122A。功函層122A沉積在勢壘層120上方。之後，圖案化功函層122A。例如，功函層122A放置在半導體襯底100的部分110A上方。去除功函層122A的最初位於部分110B上方的部分。例如，光刻工藝和蝕刻工藝用於圖案化功函層122A。類似地，在半導體襯底100的部分110B上方沉積並且圖案化功函層122B。

可以對本發明的實施例作出許多變化和/或修改。在一些其他的實施例中，在功函層122A之前形成功函層122B。在一些其他的實施例中，功函層122A和122B都具有相同的導電類型，諸如n型或p型。

根據一些實施例，之後，如圖1I、圖3C和圖3D所示，阻擋層124沉積在功函層122A和122B上方。阻擋層124可以用於防止隨後形成的金屬填充層擴散或穿透進入功函層。在一些實施例中，阻擋層124共形形成在在功函層122A和122B上方。

在一些實施例中，阻擋層124由氮化鉭、氮化鈦、其他合適的材料或它們的組合製成。在一些實施例中，使用ALD工藝、PVD工藝、電鍍工藝、無電鍍工藝、其他可應用的工藝或它們的組合來沉積阻擋層124。

本發明的實施例並不限於此。在其他一些實施例中，沒有形成阻擋層 124。在一些實施例中，兩個不同的阻擋層分別用於隨後形成的金屬填充層與不同的功函層122A和122B之間。

之後，根據一些實施例，如圖1I、圖3C和圖3D所示，金屬填充層126沉積在阻擋層124上方，以填充溝槽116。在一些實施例中，金屬填充層126由鎢、鋁、銅、鈷、其他合適的材料或它們的組合製成。在一些實施例中，使用PVD工藝、CVD工藝、電鍍工藝、無電鍍工藝、其他可應用的工藝或它們的組合來沉積金屬填充層126。在其他的一些實施例中，不形成金屬填充層126。在一些其他的實施例中，兩個不同的金屬填充層形成在部分110A和110B上方，以用作不同電晶體的金屬填充層。

在一些實施例中，例如，第一組金屬柵極堆疊層形成在部分110A上方，而部分110B被圖案化的掩模阻擋。之後，第二組金屬柵極堆疊層形成在部分110B上方，而第一組金屬柵極堆疊層被另一圖案化的掩模覆蓋。

在一些實施例中，包括柵極介電層118、勢壘層120、功函層122A和122B、阻擋層124和金屬填充層126的金屬柵極堆疊層一起填充溝槽116並且覆蓋介電層113和隔離元件134'。在一些實施例中，金屬柵極堆疊層中位於溝槽116外部的部分被去除。例如，平坦化工藝用於部分地去除金屬柵極堆疊層直到暴露介電層113和隔離元件134'。平坦化工藝可以包括CMP工藝、研磨工藝、蝕刻工藝、其他可應用的工藝或它們的組合。

根據一些實施例，如圖1I、圖2G、圖3C和圖3D所示，在平坦化工藝之後，形成包括金屬柵疊件133A和133B的多個金屬柵疊件。在一些實施例中，如圖1I、圖2G、圖3C和圖3D所示，在平坦化工藝之後，將金屬填充層126劃分為包括金屬填充物126A和126B的多個部分。在這些情形中，金屬填充物126A和126B的材料相同。在其他一些實施例中，金屬填充物126A和126B具有不同的材料。在這些情形中，沉積並且圖案化兩個不同的金屬填充層，以形成金屬填充物126A和126B。在一些實施例中，柵疊件133A和133B的柵極介電層是柵極介電層118的部分。在這些情形中，柵疊件133A和133B的柵極介電層具有相同的材料。

金屬柵極堆疊層中的一些層，諸如柵極介電層118和勢壘層120，沉積在溝槽116中，該溝槽足夠大以容納兩個或多個柵疊件並且具有相對低 的縱寬比。因此，可以很好地執行這些層的沉積。顯著提高金屬柵極堆疊層的質量和可靠性。在形成具有較窄的頂部的改變的隔離元件134'之後，形成金屬柵極堆疊層的一些層，諸如功函層122A和122B、阻擋層124和金屬填充層126。由於在部分地去除隔離元件134以形成改變的隔離元件134'之後開口得以擴大，所以可以很好地執行這些層的沉積。顯著提高金屬柵極堆疊層的質量和可靠性。由於位於隔離元件134'的側壁上方的功函層，所以可以更加精確地調節功函等級。提高了半導體器件結構的性能。

根據一些實施例，如圖1I和圖2G所示，隔離元件134'與柵疊件133A和133B相鄰。在一些實施例中，如圖1I所示，隔離元件134'與功函層122A和122B直接接觸。在一些實施例中，功函層122A延伸至隔離元件134'的側壁134s上，並且功函層122B延伸至隔離元件134'的與側壁134s相對的側壁上。在一些實施例中，隔離元件134'不與柵疊件133A和133B的金屬填充物126A和126B直接接觸。在一些實施例中，如圖3C和圖3D所示，功函層122A和122B不與間隔元件112直接接觸。在一些實施例中，隔離元件134'還與柵疊件133A和133B的柵極介電層118直接接觸。在一些實施例中，如圖1I所示，隔離元件134'還與隔離部件102直接接觸。

根據一些實施例，如圖1I和圖2G所示，形成分別包括柵疊件133A和133B的兩個電晶體。隔離元件134'形成在柵疊件133A和133B的端部之間，以電隔離柵疊件133A與柵疊件133B。柵極介電層和勢壘層與隔離元件134'的下部直接接觸，並且功函層與隔離元件134'的上部直接接觸。

本發明的實施例形成具有一個或多個金屬柵疊件和鰭結構的半導體器件結構。去除偽柵極堆疊襯墊，以形成溝槽，在該溝槽中將形成兩個以上金屬柵疊件。用於形成金屬柵疊件的金屬柵極堆疊層的一些層沉積在溝槽中，該溝槽足夠大以容納兩個或多個柵疊件。因此，可以很好地執行這些層的沉積。在形成具有更窄的頂部的改變的隔離元件之後，形成包括功函層的金屬柵極堆疊層的一些層。因此，溝槽還具有較低的長寬比，並且還可以很好地執行這些層的沉積。由於功函層位於隔離元件的側壁上方，所以提高了半導體器件結構的性能。

根據一些實施例，提供了一種半導體器件結構。半導體器件結構包括 半導體襯底上方的鰭結構和覆蓋鰭結構的一部分的柵疊件。柵疊件包括功函層和柵極介電層。半導體器件結構還包括位於半導體襯底上方並且與柵疊件相鄰的隔離元件。隔離元件與功函層和柵極介電層直接接觸，並且隔離元件的下部寬度大於隔離元件的上部寬度。

根據一些實施例，提供了一種半導體器件結構。半導體器件結構包括位於半導體襯底上方的第一鰭結構和第二鰭結構。半導體器件結構還包括覆蓋第一鰭結構的一部分的第一柵疊件和覆蓋第二鰭結構的一部分的第二柵疊件。半導體器件結構還包括與第一柵疊件和第二柵疊件相鄰的隔離元件。隔離元件的下部寬度大於隔離元件的上部寬度。

根據一些實施例，提供了一種用於形成半導體器件結構的方法。方法包括在半導體襯底上方形成第一鰭結構和第二鰭結構。方法還包括在半導體襯底上方形成偽柵疊件，以部分地覆蓋第一鰭結構和第二鰭結構。方法還包括去除偽柵疊件，以在半導體襯底上方形成溝槽並且在溝槽中形成柵極介電層。另外，方法包括在柵極介電層中形成凹槽並且在溝槽中形成隔離元件以填充凹槽。方法還包括在柵極介電層以及隔離元件的側壁上方形成功函層。

上面論述了若干實施例的部件，使得本領域普通技術人員可以更好地理解本發明的各個方面。本領域普通技術人員應該理解，可以很容易地使用本發明作為基礎來設計或更改其他用於達到與這裡所介紹實施例相同的目的和/或實現相同優點的處理和結構。本領域普通技術人員也應該意識到，這種等效構造並不背離本發明的精神和範圍，並且在不背離本發明的精神和範圍的情況下，可以進行多種變化、替換以及改變。