一種數字集成電路晶片測試系統的製作方法
2023-09-24 00:05:25
專利名稱：一種數字集成電路晶片測試系統的製作方法
技術領域：
本發明涉及小型數字集成電路晶片的測試系統及其測試方法。
技術背景
功能測試主要測試晶片在一定時序下的邏輯功能，其基本原則是藉助於向量，對晶片施加激勵，觀察其響應是否和設想的一致.功能測試可以覆蓋極高比例邏輯電路的失效模型。不管數字集成電路功能多麼複雜，工作條件多麼複雜，都可以將其看作一個二值邏輯器件。因此現在大多數測試方法，不管是故障定位還是功能測試，都需要測試向量的輸入，而數字集成電路測試系統實際上就是一個用於向量產生、測試向量激勵給被測對象、測試結果比較的平臺。
所謂測試向量，就是一串連續的「0」和「1」組成的數字序列。向量通常是由HDL 或RTL行為模型模擬得到的一個文件，其中既包含激勵也包含電路響應。在測試數字IC 之前，通過對測試要求和晶片功能的分析，利用測試向量編程器預先寫好測試所需向量 (pattern)，定義好向量的時序要求，並將其下載到測試系統的存儲器中，然後啟動測試系統的控制模塊。控制模塊按照事先寫好測試程序語句，按一定順序將測試向量從存儲器中讀出並送到向量調製模塊。向量調製模塊對向量序列進行波形調製和電壓調製，最後送出與待測IC(DUT)工作電壓匹配的波形序列。同時測試系統還監測DUT的輸出波形，通過向量調製模塊將其轉換成與測試系統工作電平匹配的數位訊號，測試系統將回送的數位訊號與預先設定的向量進行比較，並將比較結果存儲。
目前大部分的集成電路測試系統，功能複雜，測試操作繁瑣，需要學習專門的技術知識才能進行相關的測試操作，且不容易理解其測試方法及過程。另外高昂的測試成本對於一些中小型數字晶片的測試來說也是浪費的。發明內容
本發明主要目的在於提供一種中小型數字集成電路測試系統，所述的這種系統具有使用操作簡單，成本低廉，維護方便的數字集成電路晶片功能測試的測試系統。
本發明的這種小型數字集成電路功能測試的測試系統由一個上位測試服務機和數字集成電路晶片測試機組成。其中上位測試服務機主要執行測試向量文件轉換軟體，並同時作為數字集成電路晶片測試機的終端。所述的集成電路晶片測試機基於高性能低功耗 CPU處理器及強大的信號處理器FPGA來實現完成。
進一步的，所述的上位測試服務機中配置有RS232、USB、RJ45乙太網等接口，所述的CPU控制模塊板通過RS232、USB、RJ45乙太網接口中的一種與上位測試服務機連接。
進一步的，所述的CPU控制模塊板除設計有與上位測試服務機的RS232、USB、RJ45 乙太網接口等連接器，同時還設計有與FPGA信號處理總線模塊板連接器，還設計有用於測試過程控制的CPU微處理器，用於數據程序存儲與程序運行的存儲設備。除此，為了適應可擴展四個測試通道板(最大48測試通道)的要求，需要提升CPU微處理器對測試通道連接總線的驅動能力，因此CPU控制模塊板還設計有用於提升總線驅動能力的總線驅動器。
所述的集成電路晶片測試機，其FPGA信號處理總線模塊板上FPGA模塊是測試信號及波形產生的主要器件。
進一步的，所述的集成電路晶片測試機，其FPGA信號處理總線模塊板上設計有一組用於與CPU控制模塊板連接的連接器；用於與測試通道模塊板連接的連接器。
進一步的，所述的集成電路晶片測試機，其FPGA信號處理總線模塊板上還設計有用於系統電源過壓過流的保護電路，除此，用於集成電路晶片測試的測試波形發生及控制模塊FPGA，也是整個集成電路晶片測試機的核心部分。
所述的集成電路晶片測試機由一個AC-DC整機型開關電源、一個FPGA信號處理總線模塊板、一個CPU控制模塊板和測試通道模塊板構成。其中，所述AC-DC整機型開關電源將外部交流電轉換成給系統供電的直流電源，並通過FPGA信號處理總線模塊板上的電源連接件給整個測試機供電。
本發明具體測試過程如下
測試文件
向量文件編寫好之後，須經過上位機的格式轉化軟體生成硬體能識別的下載文件，稱之為測試文件。
數字IC的功能測試
通過測試文件產生測試信號的邏輯，通過測試通道設置規定測試信號頻率、電平、 處置、波形模式、脈寬等其他波形控制要素，測試向量和測試通道功能設置相結合，生成測試信號。
結果比對
用於測試波形生成的測試文件存儲於存儲器1中，而對於測試過程中檢測的結果文件存儲於存儲器2中，存儲器1中的測試文件包含著測試期望結果，因此通過算法對存儲器1的測試文件和存儲器2中的結果文件進行比對即可分析出測試結果。
本發明的工作原理是本發明將測試集成電路所需的全部資源整合起來，集成在一臺設備內。通過功能強大的測試管理軟體來管理這些資源。提供方便靈活的人家交互界面，在測試管理軟體的控制下，用戶可進行測試通道的分配和使用，集中測試通道參數的設置與查看，實現集成電路的功能測試，並還能夠使用其本身自己的系統檢測程序對測試通道、測試文件存儲RAM進行檢測。本發明採用自定義的數據總線，各個功能模塊板採用各自的電氣和機械接口，不同的模塊板可以在總線槽上插放，CPU控制模塊板只能插放到CPU控制模塊板插槽內，測試通道模塊板可以在四個測試通道插槽內內人插放，CPU控制模塊板與測試通道模塊板不能混插。本發明採用簡單方便單一的待測集成電路接口，用戶只需簡單的連接線(測試機自提供)就可將測試機與用戶待測集成電路接口裝置相連接。降低系統的運行成本，提高了信號的穩定性，提高機臺的平均無故障時間。同時減少了設備的維護費用，獲得更低的測試成本，和快捷方便的測試實施。
圖1系統功能框圖
圖2系統結構框圖
圖3CPU控制模塊板框圖
圖4信號處理模塊板框圖
圖5信號處理模塊結構圖
圖6測試通道板模塊框圖具體實施方式
本發明的目的之一就是在提供一種成本低廉操作方便的自動化小型數字集成電路整機測試系統裝置及其方法，實現對小型數字集成電路的功能測試，。
測試系統由一個上位測試服務機和數字集成電路晶片測試機組成，上位測試服務機執行測試向量文件轉換軟體，並同時作為數字集成電路晶片測試機的終端；數字集成電路晶片測試機基於CPU處理器及信號處理器FPGA來實現，由AC-DC整機型開關電源、FPGA 信號處理總線模塊、CPU控制模塊和測試通道模塊構成；其中
上位測試服務機中配置有接口，數字集成電路晶片測試機通過接口與上位測試服務機連接；
AC-DC整機型開關電源將測試系統外部交流電轉換成給測試系統供電的直流電源，並通過FPGA信號處理總線模塊給整個測試系統供電；
CPU控制模塊板通過連接器與上位測試服務機以及與FPGA信號處理總線模塊進行連接，包括測試過程控制的CPU微處理器，用於數據程序存儲與程序運行的存儲單元，用於提升總線驅動能力的總線驅動器；
FPGA信號處理總線模塊通過連接器與CPU控制模塊以及測試通道模塊連接，包括用於系統電源過壓過流的保護電路以及用於集成電路晶片測試的測試波形發生及控制模塊FPGA，FPGA信號處理總線模塊通過測試向量產生測試激勵信號並對測試返回進行採樣、 存儲；所述的測試通道模塊對被測晶片IO和被測晶片IO返回結果進行比較；
該測試系統的具體步驟如下
(1)向量文件編寫好之後，上位測試服務機執行測試向量文件轉換軟體，將向量文件轉化成用於數字集成電路晶片測試機的測試文件，並將轉化好的測試文件傳輸至數字集成電路晶片測試機的存儲單元中；
(2)連接好被測晶片，通過上位測試服務機進行測試通道參數設置，通過測試文件產生測試信號的邏輯，通過測試通道模塊設置測試信號的波形控制要素；
(3)啟動測試系統的CPU控制模塊，CPU控制模塊按一定順序將測試文件從存儲器中讀出並送到FPGA信號處理總線模塊，FPGA信號處理總線模塊對測試文件序列進行調製， 送出與待測晶片工作電壓匹配的波形序列；
(4)測試執行完成後，將測試結果保存在數字集成電路晶片測試機的存儲單元中， 將測試文件和測試結果進行比對，生成比對結果信息；
(5)結束一個完整測試操作。
如圖1所示，本發明的小型數字集成電路測試系統，由一個上位測試服務機、一個數字集成電路晶片測試機、待測集成電路接口裝置構成。其中上位測試服務機運行測試服務軟體(測試文件格式生成軟體)，同時該測試服務機安裝有終端軟體(RS232接口、RJ45 接口、USB接口)，終端軟體是和集成電路測試機進行交互的人機互動界面軟體。上位測試服務機通過RS232、RJ45、USB三個接口中的任意一個接口和集成電路測試機進行連接，如圖2所示。
整個集成電路測試機由四部分模塊組成電源模塊、CPU控制模塊、信號處理模塊、測試通道模塊。
CPU控制模塊單獨放置在一塊電路板上，其框圖如圖3所示，稱之為CPU控制模塊板；測試通道模塊也單獨放置在一塊電路板上，稱之為測試通道模塊板；
系統電源模塊和FPGA信號處理模塊放置在同一個電路板上，稱之為信號處理模塊板，又稱為系統總線連接板，其框圖如圖4所示。
CPU控制模塊板提供幾種基本的外部通訊接口，RS232、USB和乙太網，便於多種方式和上位測試服務機連接和進行通訊。USB和乙太網為預留，CPU控制模塊板採用RS232與上位測試服務機進行通訊和數據傳輸。
數字集成電路測試系統總共設計具有48個測試通道，這48個通道將分散到4塊擴展測試通道模塊板上，每個測試通道模塊板具有12個測試通道(全部為雙向I/O功能)。
整個系統採用模塊化及分布集成式的設計方式，信號處理模塊板是整個系統集成的橋梁，CPU控制模塊板和多個擴展測試通道模塊板都是通過信號處理模塊板集成在系統上的。信號處理模塊板和測試通道板以及CPU控制模塊板之間通過連接器。信號處理模塊板的結構圖如圖5所示，圖5中1、2、3、4、5為連接器，1是CPU控制模塊板連接用，2、3、4、5 是測試通道模塊板連接用。圖5中6、7分別為測試文件和結果文件存儲模塊存儲器1和存儲器2。圖5中8為FPGA處理器。圖5中9為系統電源模塊。
接口信號定義
信號處理模塊板和CPU控制模塊板及測試通道模塊板相連接的接口因為所實現和完成的功能不同，所以定義有不同的接口信號。信號處理模塊板和CPU控制模塊板之間的接口信號稱之為CPU BUS總線信號，信號處理模塊板和測試通道模塊板之間的接口信號稱之為iTestChannel BUS接口信號。
CPU BUS接口信號定義
CPU BUS總線信號包括CPU存儲外設總線，讀寫控制、測試過程控制信號和電源。 CPU存儲總線信號包括32位數據信號、沈位地址信號，讀寫控制信號，4個片選使能信號， 測試過程控制信號包括測試FPGA信號處理模塊板給CPU控制模塊板的測試過程結束信號 TE和CPU控制模塊板給FPGA信號處理模塊板的測試過程開始信號TS，其他信號還有復位信號和I/O信號，I/O信號為預留備用。
I 輸入；0 輸出；(相對於CPU控制模塊板而言)
Test Channel BUS總線信號是FPGA信號處理模塊和測試通道之間通訊的接口信號，包括DA讀寫控制信號、DA數據和地址信號、測試通道相關信號和電源。DA相關信號包括位數據信號、地址信號、讀寫控制信號和片選使能信號；測試通道相關信號包括比較器高低門限，驅動器高低電平，驅動器使能信號，驅動器輸入，比較器輸出信號；其他還包括復位信號，I/O信號，I/O信號為預留備用。
I 輸入；0 輸出；(相對於測試通道模塊板而言)
接插件管腳及信號分配
為了實現模塊化及分布集成式的設計方式，總線板是連接系統各個模塊板之間的橋梁，因此CPU BUS和Test Channel BUS的連接性能和電氣特性決定了集成系統的可靠性和穩定性。
系統電源
鑑於系統內大部分元件的工作電壓都是標準CMOS電平，因此在系統總線上定義出的電源是經過降壓後所得，相關降壓及相應電源保護(電源模塊)都設計在信號處理模塊板上，如圖5中的虛線框8內的整個部分為相關系統電源。
為了對整個系統進行有效的系統保護，特別是系統電源的保護是必不可少的，系統電源的穩定性和可靠性是系統正常工作的有效保障。因此系統電源的過壓過流保護、 ESD，浪湧保護是在系統設計過程中是要考慮的。。
CPU控制模塊
CPU控制模塊板設計有存儲模塊(SDRAM和FLASH)，乙太網接口，RS232接口，USB 主從接口，總線控制模塊，系統復位，JTAG接口，電源等。整個CPU控制模塊板的結構框圖如圖3所示。
Flash和SDRAM主要用作系統應用程式的運行和存儲，RS232用作與PC機通訊，乙太網和USB預留，便於以後的擴展。JTAG是硬體調試和程序下載接口，電源模塊提供CPU控制模塊板所需的電源。總線驅動模塊為應對多擴展的功能而提升了總線的驅動能力。
FPGA信號處理模塊
FPGA信號處理模塊實現
測試系統大部分邏輯功能在FPGA內完成，各模塊簡單介紹如下
1)時鐘倍頻模塊PLL
將晶振輸入的信號倍頻，作為測試系統的最小時間單位。輸出時鐘作為系統時鐘； 將晶振輸入的信號倍頻後輸出給外部I^sram，作為存儲器的同步讀寫時鐘。
2)特殊功能寄存器模塊SFR
存儲設置參數。包括48個通道對應的TE1、TE2、TB參數，測試周期TESTRATE，波形格式。
3)特殊寄存器地址解碼模塊SfrDec
對CPU進行地址解碼，初始化SFR寄存器的值。
4)存儲器接口
與外部Psram的通信接口
5)接口模塊 Interface
控制I^sram的訪問權限，防止CPU與FPGA同時對RAM進行操作。對測試通道板上的DA進行片選的解碼。
6)波形生成與數據採集
根據SFR中的數據，與RAM中存儲的Pattern數據，產生相應的波形輸出，並對輸入進行採樣，存入存儲器2中。
存儲器中數據存儲定義
存儲器1中用於存儲基本測試文件數據塊。32位數據分別對應了波形格式、TE1、 TE2、TB、測試周期以及48個測試通道的數據信息。注這裡的「輸入」、「輸出」是相對於測試平臺的輸入、輸出。
存儲器2用於存儲DUT返回的數據，也就是測試結果數據。
測試通道模塊設計
測試通道模塊是測試系統和被測單元相連的部分。基於系統總體的設計方案，單獨的測試通道板將設計有12個測試通道，每個測試通道包括驅動器和窗口比較器，除此通道板上還設計有用於驅動器和窗口比較器高低門限的DA轉換器。為了防止在測試使用的時候，外部靜電通過測試管腳對系統的破壞，測試管腳都將設計有ESD保護。除此，為了滿足被測IC的寬電壓要求，在測試通道板上設計有標準電源電壓同時還設計有兩個可調電源。整個測試通道板的系統框圖如圖6所示。
測試文件生成軟體
目前測試文件生成軟體功能是將VEC格式的pattern文件(patternfiles. vec)， 根據輸入/輸出管腳的信息，轉換成可寫入存儲器的數據文件。
在軟體上可以設置的信息包括IO對應的TE1、TE2、TB時間參數與波形格式；測試周期 I^estRATE。
在轉換過程中需要識別每行I^ttern對應IO所處於的輸入輸出狀態，0、1為輸出，H、L為輸入。若在I^attern中出現X，則在認為IO處於輸入狀態、值為0。如果在該行 Pattern結尾處出現RPT X(X為任意值)，則需要將R印eat次數轉換為二進位數存入Ram 中相應位置。
權利要求
1.一種用於數字集成電路晶片測試系統，其特徵在於測試系統由一個上位測試服務機和數字集成電路晶片測試機組成，上位測試服務機執行測試向量文件轉換軟體，並同時作為數字集成電路晶片測試機的終端；數字集成電路晶片測試機基於CPU處理器及信號處理器FPGA來實現，由AC-DC整機型開關電源、FPGA信號處理總線模塊、CPU控制模塊和測試通道模塊構成；其中所述的上位測試服務機中配置有接口，數字集成電路晶片測試機通過接口與上位測試服務機連接；所述AC-DC整機型開關電源將測試系統外部交流電轉換成給測試系統供電的直流電源，並通過FPGA信號處理總線模塊給整個測試系統供電；所述的CPU控制模塊板通過連接器與上位測試服務機以及與FPGA信號處理總線模塊進行連接，包括測試過程控制的CPU微處理器，用於數據程序存儲與程序運行的存儲單元， 用於提升總線驅動能力的總線驅動器；所述的FPGA信號處理總線模塊通過連接器與CPU控制模塊以及測試通道模塊連接，包括用於系統電源過壓過流的保護電路以及用於集成電路晶片測試的測試波形發生及控制模塊FPGA，FPGA信號處理總線模塊通過測試向量產生測試激勵信號並對測試返回進行採樣、存儲；所述的測試通道模塊對被測晶片IO和被測晶片IO返回結果進行比較；該測試系統的具體步驟如下(1)向量文件編寫好之後，上位測試服務機執行測試向量文件轉換軟體，將向量文件轉化成用於數字集成電路晶片測試機的測試文件，並將轉化好的測試文件傳輸至數字集成電路晶片測試機的存儲單元中；(2)連接好被測晶片，通過上位測試服務機進行測試通道參數設置，通過測試文件產生測試信號的邏輯，通過測試通道模塊設置測試信號的波形控制要素；(3)啟動測試系統的CPU控制模塊，CPU控制模塊按一定順序將測試文件從存儲器中讀出並送到FPGA信號處理總線模塊，FPGA信號處理總線模塊對測試文件序列進行調製，送出與待測晶片工作電壓匹配的波形序列；(4)測試執行完成後，將測試結果保存在數字集成電路晶片測試機的存儲單元中，將測試文件和測試結果進行比對，生成比對結果信息；(5)結束一個完整測試操作。
2.如權利要求1所述的一種小型數字集成電路晶片測試系統，其特徵在於該系統的測試通道具有可擴展性，一個數字集成電路晶片測試機最多能擴展4塊測試通道板48個測試通道。
3.如權利要求1所述的一種用於小型數字集成電路晶片測試系統，其中用於測試的向量文件和測試結果文件存儲於單獨的存儲設備中。
全文摘要
本發明提供一種基於測試向量的測試系統，實現對數字集成電路的功能測試，功能測試主要測試晶片在一定時序下的邏輯功能，其基本原理是藉助於測試向量，對晶片施加激勵，觀察其響應是否和設想的一致。功能測試可以覆蓋極高比例邏輯電路的失效模型。該調試技術支持單步測試系統包括兩大部分運行於PC機的測試向量文件轉換軟體和數字集成電路晶片測試機組成。數字集成電路晶片測試機由CPU+FPGA的架構組成，CPU負責pattern文件存儲、轉換，測試過程控制、與主機通信等功能。pattern控制的邏輯電路由一塊FPGA實現，FPGA完成波形產生、Pattern RAM的控制和採樣控制，同時控制驅動器及比較器以實現對被測對象的測試控制。
文檔編號G01R31/3177GK102540060SQ20101062230
公開日2012年7月4日 申請日期2010年12月27日 優先權日2010年12月27日
發明者張華慶, 李煥春, 邊海波 申請人:北京中電華大電子設計有限責任公司