一種消除電源噪聲的模數轉換集成電路的處理裝置的製作方法

2023-09-24 05:53:15 1

專利名稱：一種消除電源噪聲的模數轉換集成電路的處理裝置的製作方法
技術領域：
本實用新型涉及模擬集成電路技術領域，特別是一種消除電源噪聲的模數轉換集成電路的處理裝置，用於將高性能模擬數字轉換電路集成到有大量寬頻電源噪聲的晶片上時消除電源噪聲幹擾的處理。
背景技術：
高精度的模數轉換集成電路(ADC, Analog to Digital Converter)需要處理很寬動態範圍的輸入信號，具有很高的精度，例如16位的ADC最大和最小信號的幅度差別高達2~16=65536，即近100dB。這要求ADC不僅本身具有這樣的動態範圍，還要求其對電源噪聲和幹擾具有對應的抑制能力。在電源管理類集成電路上，由於開關式工作模式，其產生的電源噪聲為矩形波，幅度很大，達到1-2V左右，並且具有很寬的頻譜，在開關頻率基頻f_pwm和其奇次及偶次諧波上都具有大量的能量。由於電源集成電路工作頻率較高，通常在幾百千赫茲到數十兆赫茲，其噪聲能量都集中在高頻部分，ADC和其它工作電路對其難以進行有效的抑制，造成對ADC性能指標的較大影響。應集成電路設計的需求，在將高性能的模擬數字轉換電路集成到有大量寬頻電源噪聲的晶片上時，模數轉換集成電路(ADC)上輸入信號以及電源噪聲信號的頻譜圖如圖1所示。圖1中，f_adc是模數轉換的時鐘頻率。ADC待轉換的信號從直流到f_3dB。f_adc往往取得高於奈奎斯特(Nyquist)頻率,來利於信號前端抗混疊濾波器(anti aliasingfilter)的實現。電源噪聲幹擾基頻為f_pwm以及它的高次諧波2f_pwm、3f_pwm、4f_pwm等。電源噪聲幹擾基頻f_pwm通常遠高於ADC時鐘頻率f_adc。
當ADC等電路和電源電路都集成在同一塊晶片上時，它們的時鐘頻率通常由同一個參考時鐘產生，因此是完全同步，並且時鐘頻率為彼此的整數倍。如圖1所示，f_pwm等於N倍f_adC，N為大於I的整數。在這種情況下，ADC轉換完成後，電源噪聲由於採樣過程中的摺疊混淆效應(或簡稱為摺疊效應)，將被映射到轉換輸出的數位訊號頻譜的直流和低頻部分，與ADC待轉換的低頻信號(從直流到f_3dB)混雜在一起，無法再分開。如圖2所示，電源噪聲幹擾信號(整數倍頻的f_P m及其諧波)被摺疊到輸出數位訊號頻譜的直流部分，與ADC自身要處理的輸入信號混雜在一起，無法分別。也就是說，電源噪聲幹擾信號直接進入ADC電路，無法用抗混疊濾波器消除，導致ADC不能正常工作。

實用新型內容本實用新型針對在ADC等電路與其它產生噪聲的電路模塊一起工作時由於這些模塊產生的電源和其它噪聲導致ADC不能正常工作的問題，提供一種消除電源噪聲的模數轉換集成電路的處理裝置，該裝置能夠在不增加額外電路的前提下，大幅度降低電源和其它噪聲對ADC轉換性能的影響。本實用新型的技術方案如下:—種消除電源噪聲的模數轉換集成電路的處理裝置，其特徵在於，包括依次連接的頻率產生電路、釆樣電路和數字低通濾波器；所述頻率產生電路分別設置模數轉換集成電路的時鐘頻率(f—adc)和電源噪聲的基頻(f—pwm)，使得f—pwm=NXf—adc+ Δ f，其中，
"f" fi " t"1-f/-j y-1
^，所述N為正整數；所述採樣電路包括在模數轉換集成電路採樣時，電 LZ
源噪聲由於摺疊效應摺疊到模數轉換集成電路待轉換的從直流到信號帶寬的頻譜區域以外的頻譜中；經摺疊效應，所述電源噪聲的基頻在頻率△ f出現，其二次諧波在頻率2 △ f處出現，三次諧波在3 Af處出現，以此類推；所述數字低通濾波器濾除掉電源噪聲。所述採樣電路滿足f_3dB〈MX Af < f_adc_f_3dB，其中，M為電源噪聲的M次諧波，f_3dB為ADC輸入信號的帶寬。所述頻率產生電路包括產生模數轉換集成電路的時鐘頻率的振蕩器。所述頻率產生電路包括產生電源噪聲的基頻的分數倍頻鎖相環。所述頻率產生電路包括鎖定外部參考時鐘的兩個鎖相環，以分別產生模數轉換集成電路的時鐘頻率和電源噪聲的基頻。本實用新型的技術效果如下:本實用新型所述的消除電源噪聲的模數轉換集成電路的處理裝置，設置依次連接的頻率產生電路、採樣電路和數字低通濾波器，頻率產生電路分別設置模數轉換集成電路的時鐘頻率f_adc和電源噪聲的基頻f_pwm的特定關係，使電源噪聲幹擾的基頻與N倍的模數轉換集成電路的時鐘頻率之間具有固定差值，影響到採樣電路在模數轉換集成電路採樣時，雖然電源噪聲仍然會 通過採樣的摺疊效應出現在輸出的數位訊號中，但是它們不再處於輸出數位訊號頻譜的直流部分與輸入信號混合，而是由於摺疊效應摺疊到模數轉換集成電路待轉換的從直流到信號帶寬的頻譜區域以外的頻譜中，以方便通過數字低通濾波器濾除掉電源噪聲，電源噪聲不會處於ADC輸出數位訊號頻譜的直流部分或者低頻部分與ADC本身要處理的輸入信號混雜在一起，解決了高性能模擬數字轉換電路(ADC)集成到有大量寬頻電源噪聲的晶片上時由於電源噪聲直接進入ADC電路，無法消除該電源噪聲幹擾的問題，保證ADC正常工作，提高了 ADC的精度。本實用新型所述裝置能夠在ADC電路與其它產生噪聲的電路模塊，如電源電路等一起工作，如集成到同一塊晶片上時，濾除掉電源和其它可能的噪聲，保證ADC處理信號的質量，並且在不增加額外電路的前提下，能夠大幅度降低電源和其它噪聲對ADC轉換性能的影響。設定採樣電路滿足f_3dB〈MX Af < f_adc_f_3dB，其中，M為電源噪聲的M次諧波，f_3dB為ADC輸入信號的帶寬。只要f_3dB〈MX Af < f_adc-f_3dB, f_pwm的M次諧波就不會落入ADC輸入信號的帶寬乙3(^之內。由此得出f_3dB/Af〈M〈(f_adc-f_3dB)/Af。大於M的諧波仍然可能落入ADC輸入信號的頻譜範圍內，但是只要M足夠大，該次諧波的能量將會足夠小，對輸入信號的影響也會相應更小，例如10次以及10次以上的諧波對ADC輸入信號的影響會比較小。上述採樣電路的設定對於實際使用中在給定輸入信號帶寬f_3dB的情況下，對ADC時鐘頻率和差值Af的選擇具有指導作用。

圖1是模數轉換集成電路上輸入信號以及電源噪聲信號幹擾的頻譜圖。圖2是圖1所示情況下在ADC採樣後電源噪聲由於摺疊效應摺疊的頻譜圖。[0017]圖3是本實用新型消除電源噪聲的模數轉換集成電路的處理裝置的結構示意圖。圖4是本實用新型消除電源噪聲的模數轉換集成電路的處理裝置中的採樣電路工作原理圖。
具體實施方式
以下結合附圖對本實用新型進行說明。本實用新型涉及一種消除電源噪聲的模數轉換集成電路的處理裝置，其結構示意圖如圖3所示，包括依次連接的頻率產生電路、採樣電路和數字低通濾波器。其中，頻率產生電路分別設置模數轉換集成電路的時鐘頻率f_adc和電源噪聲的
基頻 f_pwm,使得 f_pwm=NX f_adc+ Δ f,其中,一</\f<, N 為正整數。頻率產
生電路設定的ADC的時鐘頻率f_adc不再是電源噪聲幹擾頻率(或者說是電源噪聲的基頻)f_pwm的整數分之一,而是電源噪聲幹擾頻率f_pwm與N倍的ADC的時鐘頻率f_adc之間具有固定差值Λ f。該頻率產生電路可以包括產生模數轉換集成電路的時鐘頻率f_adc的振蕩器，或者包括產生電源噪聲的基頻f_pwm的分數倍頻鎖相環(fractional-N PLL),或者包括鎖定外部參考時鐘的兩個鎖相環來分別產生模數轉換集成電路的時鐘頻率f_adc和電源噪聲的基頻f_pwm。採樣電路包括在模數轉換集成電路採樣時，電源噪聲由於頻譜摺疊效應(簡稱摺疊效應)摺疊到模數轉換集成電路(ADC)待轉換的從直流到信號帶寬f_3dB的頻譜區域以外的頻譜中。其中，f_3dB表示ADC輸入信號帶寬。當ADC轉換完成後，雖然電源噪聲仍然會通過採樣的摺疊效應出現在輸出的數位訊號中，但是它們不再處於直流和低頻部分，與輸入信號混合。摺疊效應又稱為頻譜混疊效應，是電源噪聲頻率與f_adc混頻，如f_pwm分別以 f_adc、2f_adc、3f_ adc....Nf_adc 為軸進行頻譜摺疊，2f_pwm分別以 2f_adc、4f_adc、6f_adc....2Nf_adc為軸進行頻譜摺疊。經摺疊效應，電源噪聲的基頻在頻率Λ f出現，其二次諧波在頻率2Af處出現，三次諧波在3Af處出現，以此類推。同時由於摺疊效應，它們
也會在 f_adc_ Δ f、f_adc-2 Δ f、f_adc_3 Δ f 等處出現,且幅度分別與 Δ f、2 Δ f、3 Δ f--
對應相同，如圖4所示採樣電路的工作原理圖，顯示了 ADC採樣時電源噪聲經摺疊效應後的狀態。數字低通濾波器濾除掉電源噪聲(在上述Δ f、2 Δ f、3 Δ f等處以及f_adc_A f、f_adc-2 Δ f、f_adc-3 Δ f等處的數位訊號)，保證ADC輸入信號的質量。本實用新型所述採樣電路中，優選設定採樣電路滿足f_3dB〈MX Af < f_adc-f_3dB，其中，M為電源噪聲的M次諧波，M=l、2、3....正整數，M=I時，代表電源噪聲f_pwm的基頻，M=2、3….時，代表電源噪聲f_pwm的高次諧波。只要滿足f_3dB〈MX Δ f < f_adc-f_3dB, f_pwm的M次諧波就不會落入ADC輸入信號的帶寬f_3dB之內。由此得出f_3dB/Δ f<M< (f_adc-f_3dB) / Δ f 大於M的諧波仍然可能落入輸入信號的頻譜範圍內，但是只要M足夠大，該諧波的能量將會足夠小，對ADC輸入信號的影響也會相應更小。例如M=10，此時f_pwm的1-9次諧波不會落入ADC輸入信號的帶寬f_3dB之內，10次以上諧波雖然可能落入輸入信號的頻譜範圍內，但是其對ADC輸入信號的影響會比較小。上述採樣電路的設定對於實際使用中在給定輸入信號帶寬f_3dB的情況下，對ADC時鐘頻率和差值Af的選擇具有指導作用。本實用新型所述裝置能夠將高性能模擬數字轉換電路集成到有大量寬頻電源噪聲的晶片上，例如集成電源管理晶片等應用，可以使固定頻率的電源噪聲在採樣過程中不再被重疊到ADC待處理的輸入信號中，在ADC轉換完成後可以用數字低通濾波器消除，不再影響輸入信號的ADC轉換質量。這裡以一個具體實例來說明本實用新型所述裝置的技術方案和技術效果。在頻率產生電路中產生模數轉換集成電路的時鐘頻率f_adc和電源噪聲的基頻f_pwm,具體為:f_adc=1000kHz, N=5, Af = -1OOkHz。開關電源工作頻率為f_pwm=1000 X 5-100KHz=4900kHz 設定 ADC 處理信號的帶寬為 f_3dB=95kHz。在採樣電路中，ADC轉換完成後，電源噪聲會摺疊在頻率100KHz，200Khz，300kHz，400kHz, 500KHz處。由於摺疊效應，在600Khz，700Khz，800ΚΗζ，900ΚΗζ也會有對應的噪聲出現，分別對應於電路噪聲的1-9次諧波。第10次諧波頻率為4900Χ 10=49000kHz是f_adc=1000KHz的整數倍(49倍)，所以將出現在頻率為O的直流處，與ADC的輸入信號混雜在一起。電源噪聲幹擾頻率f_pwm第11-19次諧波將會落在1-9次諧波處，第20次諧波再次出現在頻率為O的直流處。通過設定數字低通濾波器的帶寬為95kHz，濾除掉落在頻率IOOKHz，200Khz，300kHz，400kHz，500KHz、600Khz，700Khz，800KHz，900KHz 處的數位訊號，即濾掉電源噪聲的1-9次、11-19次以及21-29次等諧波。這樣，混入ADC輸入信號頻譜的電源噪聲將只有第10,20,30等次諧波，與傳統整數倍頻率做法相比，混入ADC輸入信號的電源噪聲減少了至少一個數量級。以上例子在頻率產生電路中設定了 Af為f_adc的1/10，電源噪聲幹擾降低10倍。假如選擇更小的Af，電源噪聲降低的程度更多，但是ADC輸入信號的最大帶寬f_3dB也相應減小。這幾個參數的平衡將由具體的實際應用來決定。
本實用新型涉及的消除電源噪聲的模數轉換集成電路的處理裝置，解決了在開關式電源集成電路上加入高精度模擬到數字轉換電路(ADC)由於電源幹擾帶來的問題，在不增加額外電路的前提下，大幅度降低電源和其它噪聲對ADC轉換性能的影響。
權利要求1.一種消除電源噪聲的模數轉換集成電路的處理裝置，其特徵在於，包括依次連接的頻率產生電路、採樣電路和數字低通濾波器；所述頻率產生電路分別設置模數轉換集成電路的時鐘頻率(f_adc)和電源噪聲的基頻(f_pwm),使得f_pwm=NXf_adc+Λ f，其中， "P Fi H γ*十 3 H r*.一，所述N為正整數；所述採樣電路包括在模數轉換集成電路採樣時，電 rSO ZZ源噪聲由於摺疊效應摺疊到模數轉換集成電路待轉換的從直流到信號帶寬的頻譜區域以外的頻譜中；經摺疊效應，所述電源噪聲的基頻在頻率出現，其二次諧波在頻率2Af處出現，三次諧波在3 Af處出現，以此類推；所述數字低通濾波器濾除掉電源噪聲。
2.根據權利要求1所述的裝置，其特徵在於，所述採樣電路滿足f_3dB〈MXAf < f_adc-f_3dB，其中，M為電源噪聲的M次諧波，f_3dB為ADC輸入信號的帶寬。
3.根據權利要求1所述的裝置，其特徵在於，所述頻率產生電路包括產生模數轉換集成電路的時鐘頻率的振蕩器。
4.根據權利要求1所述的裝置，其特徵在於，所述頻率產生電路包括產生電源噪聲的基頻的分數倍頻鎖相環。
5.根據權利要求1所述的裝置，其特徵在於，所述頻率產生電路包括鎖定外部參考時鐘的兩個鎖相環，以分別產 生模數轉換集成電路的時鐘頻率和電源噪聲的基頻。
專利摘要本實用新型涉及一種消除電源噪聲的模數轉換集成電路的處理裝置，該裝置包括依次連接的頻率產生電路、採樣電路和數字低通濾波器；頻率產生電路分別設置模數轉換集成電路的時鐘頻率(f_adc)和電源噪聲的基頻(f_pwm)，使得f_pwm=N×f_adc+△f；採樣電路包括在模數轉換集成電路採樣時，電源噪聲由於摺疊效應摺疊到模數轉換集成電路待轉換的從直流到信號帶寬的頻譜區域以外的頻譜中；數字低通濾波器濾除掉電源噪聲。該裝置能夠在不增加額外電路的前提下，大幅度降低電源和其它噪聲對ADC轉換性能的影響。
文檔編號H03M1/08GK202957807SQ20122057886
公開日2013年5月29日 申請日期2012年11月5日 優先權日2012年11月5日
發明者陶海 申請人:何世珍