一種vdmos電晶體的製作方法

2023-10-17 09:43:39

專利名稱：一種vdmos電晶體的製作方法
技術領域：
本發明涉及一種MOS電晶體結構，具體涉及VDMOS電晶體結構，屬於半導體器件領域。
背景技術：
在半導體集成電路中，以雙擴散MOS電晶體為基礎的電路，簡稱DM0S，利用兩種雜質原子的側向擴撒速度差，形成自對準的亞微米溝道，可以達到很高的工作頻率和速度。而 DMOS電晶體又可分為橫向DMOS電晶體(簡稱LDM0S)和垂直DMOS電晶體(VDMOS)兩種。 其中，垂直DMOS電晶體由於其良好的性能和高集成度，在半導體集成電路領域中得到越來越多的應用。圖Ia為傳統VDMOS電晶體100剖面結構示意圖。如圖Ia所示，垂直雙擴散MOS電晶體100在N+矽襯底110上生長一層N—外延層120，電子由N+源摻雜區104流經溝道105 後改為垂直方向由襯底110流出。因此，漏電極101由矽片底面引出，矽片表面只有源電極 102和柵電極103，有利於提高集成度，其中，多晶矽柵130和外延層120之間有一柵氧化層 106，用於將多晶矽柵130和有源區隔開。圖Ib為VDMOS電晶體100單元結構內的寄生元件示意圖，圖Ic為VDMOS電晶體 100帶有寄生元件的等效電路圖，如Ib及圖Ic所示，漏極和源極短接時的輸入電容Ciss = Cgs+Cgd，柵極和源極短接時的輸出電容Coss = Cds+Cgd，而柵極和源極短接時的反向傳輸電容Crss = Cgd，其中，反向傳輸電容Crss通常指米勒電容(Miller Capacitance)，是影響器件電壓上升和回落時間以及開關延時的重要參數。由於具有相對較高的開關速度且需要的功率較低，MOS電晶體，特別是VDMOS電晶體在開關領域中被廣泛的使用。然而，MOS電晶體中的動態損耗佔據了變換器總損失中較大的百分比，動態損耗與器件的上升和回落時間(rise and fall times)成正比，而器件的上升和回落時間又與器件的反向傳輸電容(即柵-漏電容)，即米勒電容(Miller Capacitance)成比例。如圖Ia所示，由於在VDMOS電晶體100中，其漏極101和柵極103 大面積交疊，會產生較大的柵-漏電容，因此，由此所引起的動態損耗在VDMOS電晶體中表現的尤為嚴重。在現有技術中，降低MOS電晶體柵-漏電容Cgd的方法通常有兩種一種方法是減小柵極、漏極的面積，但該方法會帶來較大的導通電阻Rds (on)，在增大開關損耗的同時，也會造成器件電流、電壓等其他性能的下降；另一種方法是降低柵極和漏極的相對接觸面積， 通常採用的手段是對柵極採用一定的屏蔽技術，從而減小柵-漏的相對電容，在中國專利 CN03817927. X中即提供了一包括一個屏蔽電極和一個開關電極的半導體柵結構，該結構雖在一定程度上降低了柵-漏的相對電容，但結構涉及工藝步驟較多，製備方法較複雜，增加了 MOS電晶體的製造成本，此外，該結構中涉及到多層電介質層，其尺寸精度不易控制，對 MOS電晶體的其他性能及MOS器件之間的相互集成有一定影響。

發明內容
本發明要解決的技術問題是，提供一種VDMOS電晶體結構，有效降低MOS電晶體的柵-漏電容，從而降低開關過程中的動態損耗，提高器件性能。為解決上述技術問題，本發明提供的VDMOS電晶體結構包括第一導電類型的半導體襯底，覆蓋半導體襯底表面的第一導電類型的外延層，位於外延層內的第一導電類型的源摻雜區，位於外延層內並環繞源摻雜區的、第二導電類型的溝道區，覆蓋外延層表面、 除源摻雜區外其他部分的柵氧化層，位於柵氧化層上表面且在水平方向上位於溝道區旁側的絕緣介質層，覆蓋絕緣介質層以及柵氧化層的多晶矽柵極，以及分別位於外延層表面和半導體襯底下表面的金屬源電極和漏電極，其中，絕緣介質層通過等離子體增強化學氣相沉積方法(PECVD)澱積，其厚度D大於柵氧化層厚度。進一步的，柵氧化層厚度為500 A 1200 A。進一步的，絕緣介質層為單一低介電常數絕緣介質材料或任意幾種低介電常數絕緣介質材料的疊層混合物。進一步的，絕緣介質層為正矽酸乙酯(TEOS)。進一步的，絕緣介質層的厚度D範圍為2500 A 5000入。進一步的，絕緣介質層與溝道區在水平方向上具有一間隔，該間隔距離L為 1 μ m,當絕緣介質層與溝道區在水平方向上間隔為0時，二者在水平方向上相鄰接。作為較佳技術方案，第一半導體類型為N型，第二半導體類型為P型。作為可選技術方案，第一半導體類型為P型，第二半導體類型為N型。本發明的技術效果是，通過在溝道區旁側、柵氧化層上方通過等離子體增強化學氣相沉積(PECVD)方法引入一厚度較厚的絕緣介質層，增加了多晶矽柵和外延層之間的相對距離，即相當於增加了柵-漏電容兩極板間的距離，從而在不改變多晶矽柵面積、不增大器件導通電阻的前提下，減小了 VDMOS電晶體的柵-漏電容(即米勒電容)，大大縮短了 MOS電晶體在開關過程中對柵-漏電容的充放電時間，提高了 MOS電晶體的開關速度，降低其動態損耗，使器件性能有了很大提高。


圖Ia為傳統VDMOS電晶體結構示意圖；圖Ib為VDMOS電晶體單元結構內寄生元件示意圖；圖Ic為VDMOS電晶體帶有寄生元件的等效電路圖；圖2為本發明提供的VDMOS電晶體結構第一具體實施方式
示意圖；圖3為本發明提供的VDMOS電晶體結構第二具體實施方式
示意圖。
具體實施例方式為使本發明的目的、技術方案和優點更加清楚，下面結合附圖對本發明作進一步的詳細描述。圖2為本發明提供的VDMOS電晶體第一具體實施方式
示意圖。如圖2所示，VDMOS電晶體200包括第一導電類型的半導體襯底210 ；
覆蓋在半導體襯底210表面的第一導電類型的外延層220 ；位於外延層220內的第一導電類型的源摻雜區201和第二導電類型的溝道區 202 ；覆蓋外延層220表面、除源摻雜區201外其他部分的柵氧化層203 ；位於柵氧化層203上表面且在水平方向上位於溝道區202旁側的絕緣介質層 205 ；覆蓋絕緣介質層205以及柵氧化層203的多晶矽柵204 ；位於外延層220表面用於引出源電極211的金屬層208 ；位於多晶矽柵204表面用於引出柵電極213的金屬層209 ；以及位於半導體襯底210下表面用於引出漏電極212的金屬層207。其中，源摻雜區201位於外延層220內且貼近其表面的位置，而溝道區202位於源摻雜區201下方且環繞整個源摻雜區201。在本具體實施方式
中，VDMOS電晶體200的多晶矽柵204的寬度W為10 μ m 20 μ m，且其側壁覆蓋有一層側間隙壁(Spacer) 206，該側間隙壁(Spacer) 206為由正矽酸乙酯(TEOS)熱分解澱積的無定形二氧化矽。在該VDMOS電晶體結構200中，源摻雜區201 的寬度為6 μ m 8 μ m，柵氧化層203的厚度為500入 1200 A,絕緣介質層205的厚度D 大於柵氧化層203的厚度，其厚度D範圍為2500 A 5000 A,且絕緣介質層205與溝道區 202在水平方向上相鄰接。在本具體實施方式
中，VDMOS電晶體200所選用的半導體襯底210的摻雜濃度大於外延層220的摻雜濃度，源摻雜區201為重摻雜區域，其摻雜濃度約為lE21cm_3，大於外延層220的摻雜濃度；溝道區202為輕摻雜區域，其摻雜濃度約為lE17cm_3。此外，本具體實施方式
中所涉及的覆蓋多晶矽柵204側壁的側間隙壁(Spacer) 206用於定義源摻雜區201 的擴散區域，從而避免短溝道效應的發生。該側間隙壁(Spacer) 206結構的製備，可根據器件及工藝需要靈活設置。作為最佳實施例，第一半導體類型為N型，第二半導體類型為P型，VDMOS電晶體 200的多晶矽柵204寬度W為15 μ m，源摻雜區201寬度為7 μ m,柵氧化層203厚度為800 A, 絕緣介質層205為低介電常數的絕緣介質材料，本實施例中，絕緣介質層205為二氧化矽含碳矽氧化物中的一種或二者疊加組成的疊層混合物，其厚度D為3000 A。此時，VDMOS電晶體200即為在N+摻雜的半導體襯底210上外延一 N-摻雜的外延層220，並在外延層220內離子注入形成P-摻雜的體區(用於形成溝道區202)，之後在外延層220表面依次熱氧化生長一柵氧化層203、PECVD沉積形成一厚度D大於柵氧化層 203厚度的絕緣介質層205，並刻蝕絕緣介質層205使其位於溝道區202旁側，刻蝕柵氧化層203至暴露出外延層220表面用以定義源摻雜區201注入區域，隨後完成多晶矽柵204 的澱積並離子注入形成N++摻雜的源摻雜區201。VDMOS電晶體200中，柵氧化層203位於絕緣介質層205與外延層220之間，該VDMOS電晶體結構200為NMOS電晶體。該具體實施方式
中，VDMOS電晶體結構200的柵-漏電容主要由位於多晶矽柵204 和半導體襯底210以及外延層220之間的柵氧化層203和絕緣介質層205所造成的，在MOS 電晶體工作過程中，多晶矽柵204和N型摻雜的外延層220分別充當電容器的兩金屬平板， 而位於二者之間的柵氧化層203和絕緣介質層205則充當位於兩金屬平板之間的高介電常數介質，根據電容量的計算公式C = ^，其中A為電容極板面積；d為極板間距離；ε為
α
極板間所填充介質的介電常數。在柵氧化層203與多晶矽柵204之間引入一厚度較厚、介電常數較低的絕緣介質層205，即相當於增大了電容極板多晶矽柵204和外延層220之間的距離，從而在不減小多晶矽柵204面積的前提下，既保證了較小的導通電阻，又減小了 MOS 電晶體的柵-漏電容(米勒電容)，減少了 MOS電晶體開關過程中對反向傳輸電容C s (即 Cgd)的充放電時間，從而減小了 MOS電晶體的上升和回落時間以及開關延時，大大降低了其動態損耗，使器件性能得到更進一步的提高。本發明還提供了 VDMOS電晶體第二具體實施方式
。圖3為本發明提供的VDMOS電晶體第二具體實施方式
示意圖。如圖3所示，VDMOS電晶體300包括第一導電類型的半導體襯底310 ；覆蓋在半導體襯底310表面的第一導電類型的外延層320 ；位於外延層320內的第一導電類型的源摻雜區301和第二導電類型的溝道區 302 ；覆蓋外延層320表面、除源摻雜區301外其他部分的柵氧化層303 ；位於柵氧化層303上表面且在水平方向上位於溝道區302旁側的絕緣介質層 305 ；覆蓋絕緣介質層305以及柵氧化層303的多晶矽柵304 ；位於外延層320表面用於引出源電極311的金屬層308 ；位於多晶矽柵304表面用於引出柵電極313的金屬層309 ；以及位於半導體襯底310下表面用於引出漏電極312的金屬層307。其中，絕緣介質層305材料為低介電常數的絕緣介質材料，源摻雜區301位於外延層320內且貼近其表面的位置，而溝道區302位於源摻雜區301下方且環繞整個源摻雜區 301。在本具體實施方式
中，VDMOS電晶體300的多晶矽柵304的寬度W為10 μ m 20 μ m，且其側壁覆蓋有一層側間隙壁(Spacer) 306，該側間隙壁(Spacer) 306為由正矽酸乙酯(TEOS)熱分解澱積的無定形二氧化矽。在該VDMOS電晶體結構300中，源摻雜區301 的寬度為6 μ m 8 μ m，柵氧化層303的厚度為500丨人 1200 A,絕緣介質層305的厚度D 大於柵氧化層303的厚度，其厚度D範圍為3000 A 3800 A，且絕緣介質層305與溝道區 302在水平方向上具有一間隔，該間隔距離L為0 1 μ m。在本具體實施方式
中，VDMOS電晶體300所選用的半導體襯底310的摻雜濃度大於外延層320的摻雜濃度，源摻雜區301為重摻雜區域，其摻雜濃度約為lE21cm_3，大於外延層320的摻雜濃度；溝道區302為輕摻雜區域，其摻雜濃度約為lE17cm_3。此外，本具體實施方式
中所涉及的覆蓋多晶矽柵304側壁的側間隙壁(Spacer) 306用於定義源摻雜區301 的擴散區域，從而避免短溝道效應的發生。該側間隙壁(Spacer) 306結構的製備，可根據器件及工藝需要靈活設置。作為最佳實施例，第一半導體類型為P型，第二半導體類型為N型，VDMOS電晶體300的多晶矽柵304寬度W為17 μ m，源摻雜區301寬度為8 μ m，柵氧化層303厚度為1000 A，絕緣介質層305為正矽酸乙酯(TEOS)，其厚度D為3500入,絕緣介質層305與溝道區302在水平方向上間隔的距離L為0. 2 μ m 0. 8 μ m，更具體的，該距離L為0. 5 μ m。此時，VDMOS電晶體300即為在P+摻雜的半導體襯底310上外延一 P-摻雜的外延層320，並在外延層320內離子注入形成N-摻雜的體區(用於形成溝道區302)，之後在外延層320表面依次熱氧化生長一柵氧化層303、PECVD沉積形成一厚度D大於柵氧化層 303厚度的絕緣介質層305，並刻蝕絕緣介質層305使其位於溝道區302旁側，刻蝕柵氧化層303至暴露出外延層320表面用以定義源摻雜區301注入區域，隨後完成多晶矽柵304 的澱積並離子注入形成P++摻雜的源摻雜區301。VDMOS電晶體300中，柵氧化層303位於絕緣介質層305與外延層320之間，該VDMOS電晶體結構300為PMOS電晶體。該具體實施方式
中，VDMOS電晶體結構300的柵-漏電容主要由位於多晶矽柵304 和半導體襯底310以及外延層320之間的柵氧化層303和絕緣介質層305所造成的，在MOS 電晶體工作過程中，多晶矽柵304和P型摻雜的外延層320分別充當電容器的兩金屬平板， 而位於二者之間的柵氧化層303和絕緣介質層305則充當位於兩金屬平板之間的高介電常
數介質，根據電容量的計算公式C = 4，其中A為電容極板面積；d為極板間距離；ε為
α
極板間所填充介質的介電常數。在柵氧化層303與多晶矽柵304之間引入一厚度較厚、介電常數較低的絕緣介質層305，即相當於增大了電容極板多晶矽柵304和外延層320之間的距離，而本具體實施方式
中，絕緣介質層305選用正矽酸乙酯(TEOS)，具有較低的介電常數，從而在不減小多晶矽柵304面積的前提下，既保證了較小的導通電阻，又減小了 MOS電晶體的柵-漏電容(米勒電容)，減少了 MOS電晶體開關過程中對反向傳輸電容Cres (即 Cgd)的充放電時間，從而減小了 MOS電晶體的上升和回落時間以及開關延時，大大降低了其動態損耗，使器件性能得到更進一步的提高。此外，PECVD方法沉積絕緣介質層305，相比較傳統的熱氧化方法而言，在提供更好的介質層質量、更厚的介質層厚度的同時，避免了對於半導體襯底210/310及外延層 220/320中矽的消耗，有效防止柵氧化層203/303及絕緣介質層205/305在中間位置的凹陷。同時，在具體實施方式
二中，絕緣介質層305與溝道區302在水平方向上保持一定距離的間隔，即絕緣介質層305不覆蓋溝道區302，在VDMOS電晶體300中，溝道區302與多晶矽柵304之間仍只間隔一薄層柵氧化層303，厚度較厚的絕緣介質層305的引入，除減小MOS 電晶體300的柵-漏電容外，不會對器件其他性能產生任何影響，很好的保證了 VDMOS電晶體300的器件功能。在不偏離本發明的精神和範圍的情況下還可以構成許多有很大差別的實施例。應當理解，除了如所附的權利要求所限定的，本發明不限於在說明書中所述的具體實施例。
權利要求
1.一種VDMOS電晶體，包括 第一導電類型的半導體襯底；第一導電類型的外延層，覆蓋所述半導體襯底上表面；第一導電類型的源摻雜區，位於所述外延層內；第二導電類型的溝道區，位於所述外延層內並環繞所述源摻雜區；柵氧化層，覆蓋所述外延層表面、除所述源摻雜區外的其他部分；金屬源電極，位於所述外延層表面且與所述源摻雜區相鄰接觸；金屬漏電極，位於所述半導體襯底下表面；其特徵在於，所述VDMOS電晶體還包括絕緣介質層，覆蓋部分所述柵氧化層且在水平方向位於所述溝道區旁側，所述絕緣介質層採用等離子體增強化學氣相沉積方法澱積，其厚度大於所述柵氧化層厚度； 多晶矽柵，覆蓋所述絕緣介質層以及所述柵氧化層。
2.根據權利要求1所述的VDMOS電晶體，其特徵在於，所述柵氧化層的厚度為500A 1200 A。
3.根據權利要求1所述的VDMOS電晶體，其特徵在於，所述絕緣介質層為低介電常數絕緣介質材料。
4.根據權利要求3所述的VDMOS電晶體，其特徵在於，所述絕緣介質層為二氧化矽或含碳矽氧化物或二者組成的疊層混合物。
5.根據權利要求3所述的VDMOS電晶體，其特徵在於，所述絕緣介質層為正矽酸乙酯。
6.根據權利要求3所述的VDMOS電晶體，其特徵在於，所述絕緣介質層厚度D為2500人 5000 A。
7.根據權利要求3所述的VDMOS電晶體，其特徵在於，所述絕緣介質層與所述溝道區在水平方向上具有一間隔。
8.根據權利要求7所述的VDMOS電晶體，其特徵在於，所述絕緣介質層與所述溝道區在水平方向上的間隔距離為0 1 μ m。
9.根據權利要求1 8任意一項所述的VDMOS電晶體，其特徵在於，所述第一半導體類型為N型，所述第二半導體類型為P型。
10.根據權利要求1 8任意一項所述的VDMOS電晶體，其特徵在於，所述第一半導體類型為P型，所述第二半導體類型為N型。
全文摘要
一種VDMOS電晶體，屬於半導體器件領域，包括半導體襯底、外延層、源摻雜區、溝道區、柵氧化層以及多晶矽柵，並在多晶矽柵與柵氧化層之間、水平方向位於溝道區旁側的位置通過PECVD方法沉積一厚度大於柵氧化層厚度的絕緣介質層，該絕緣介質層的引入，增加了多晶矽柵和外延層之間的相對距離，即增加了柵-漏電容兩極板間的距離，從而在不改變多晶矽柵面積、不增大器件導通電阻的情況下，有效減小了器件的柵-漏電容，大大縮短了MOS電晶體開關過程中對柵-漏電容的充放電時間，提高了MOS電晶體的開關速度，並降低其動態損耗，使器件性能有了很大提高。
文檔編號H01L29/78GK102456738SQ20101052749
公開日2012年5月16日 申請日期2010年10月29日 優先權日2010年10月29日
發明者王顥 申請人:上海宏力半導體製造有限公司