動態存儲器刷新和奇偶校驗電路的製作方法
2023-10-10 04:18:49
專利名稱:動態存儲器刷新和奇偶校驗電路的製作方法
本發明一般來說涉及計算機存儲電路，詳細來說涉及一種用於刷新檢查和改正存儲在動態存儲器的數據信號的電路。
隨機存取存儲器(RAMS)由許多存儲單元組成，其中特別包括雙極型TTL或MOS電晶體。包括TTL電晶體的存儲單元靜態工作，以致儲存其中的數據信號不會丟失，(若電晶體不斷有電源提供)。另一方面，由許多MOS電晶體實現的存儲單元動態工作，由這樣的動態存儲單元構成的隨機存儲器通常稱為動態隨機存儲器DRAMs。數據信號存儲在MOS電晶體的門極和源極之間的寄生電容上。邏輯高電平信號的特徵為電容上的預定充電量。如果在預定的時間內，存儲的數據信號仍未被存取(即通過微處理器來讀出)，則由於漏電的原因，電容上的電量減少，以致高電平信號變成和低電平信號差不多，結果丟掉了數據。
目前，已經有了一種電路，用於在電容電量減少到臨限點以前，刷新存儲的數據信號。這種先有技術的動態隨機存儲器DRAM刷新電路一般由NMOS元件構成，包括地址發生器和內部計算器等，並且對動態隨機存儲器中的每一個存儲單元，在每2毫秒中，產生一個接近1微秒的刷新脈衝。
上述NMOS元件，被認為操作緩慢並且價錢昂貴，因此先有技術的動態隨機存儲器DRAM刷新電路一般特別複雜，體積也大，佔據相當的電路板區域。
除了用專門的刷新電路外，可將先有技術的動態隨機存儲器DRAM的刷新技術設計大約每隔2毫秒中斷微處理器一次來執行一刷新子程序，以讀出128個連續的動態隨機存儲器DRAM的存儲單元。這種技術的明顯缺點，是微處機需大量時間來刷新動態隨機存儲器DRAM的存儲單元，而這些時間是可以用來執行優先度更高的功能。
為了確保數據的完整性，要經常檢查微處理機讀出的數據信號(即從DRAM讀出的)，看看是否有奇偶錯誤，這些錯誤是由於前述漏電流產生的數據丟失造成的。
先有技術檢測和校正電路是眾所周知的。可是，這種先有技術的檢測電路成本太高，這些電路佔據了大量的電路板區域，並且一般獨立於上述刷新電路操作，例如，為了刷新動態隨機存儲器DRAM的內容(獨立於其微處理器讀出數據)，刷新電路通常連續地並周期地操作，而奇偶錯誤檢測和校正電路，一般只有在處理機從存儲器讀出數據時才工作。
按照先有技術，在每一個微處理機存儲器讀指令執行之後，為了執行數據的奇偶檢測，需要一個完整的微處理機總線周期。如果檢測到奇偶錯誤，則執行系統復位，從而由於存儲在微處理機的累加器或內部寄存器中的數據的丟失，導致了嚴重的系統故障，並且，如果此時微處理機正在控制專用自動交換機PABX上的互相通訊，或其它通訊系統，則會失去聯繫。
本發明利用一個直接存儲器存取控制器DMAC，通過執行存儲到「不存在的」的外圍設備的數據傳送，來刷新動態隨機存儲器存儲單元。直接存儲器存取控制器，最好被編程來周期性地從微處理機獲得對數據和地址總線的控制，從動態隨機存儲器DRAM中的一個單元讀出數據並且將該數據據存入一個「不存在的」外圍設備上。(即，某個外圍設備地址，且該地址上沒有相應的外圍設備)。因此，DRAM存儲單元相應的存儲單元，由於被直接存儲器存取控制器DMAC讀出而被刷新。
由於採用了第一個提到先有技術的動態隨機存儲器DRAM刷新電路，本發明獨立於微處理機的讀DRAM操作而刷新動態隨機存儲器DRAM，因此克服了後來提到的先有技術中的刷新技術需要佔據大量微處理機時間的缺點。可是，和第一個提到的先有技術電路不同的地方，在於本發明的直接存儲器存取控制器DMAC是一種成本不太高要求很少附加電路的半導體晶片，並能高速操作。
同時根據本發明，由DMAC讀出而出現數據總線上的數據信號，被送到一奇偶校驗電路。如果檢測出奇偶錯誤，則產生信號中斷微處理機，讓它執行一恢復程序來將錯誤數據信號恢復到正確形式。例如，可以通過從軟盤上(向下)裝入或其它手段來實現。
由於在動態隨機存儲器DRAM刷新期間而同時執行了奇偶校驗和數據恢復，和先有技術中只在微處理機讀指令期間檢驗錯誤的程序相反，奇偶錯誤的校驗和糾正是先於微處理機讀數據信號。因此，比起先有技術的奇偶校驗和糾正電路來說，系統復位發生的頻率是大大減少了。
本發明的動態隨機存儲器DRAM的刷新和奇偶校驗電路，滿足了當今微型計算機元件的高速，低成本，和佔據較小的電路板空間的要求。事實上，先有技術的NMOS DRAM刷新電路大約利用了微處理機總線周期的25%，而本發明成功的實施例只利用了總線周期的6.4%。
一般來說，本發明是一個用來刷新，檢驗和糾正存儲在動態存儲器中的數據信號的電路，包括一個用來和動態存儲器聯接的數據總線;一個用來將存儲器和數據總線聯接的直接存儲器存取控制器，用於周期地讀出許多連接的數據信號，使這些數據信號出現在數據總線上;一個與數據總線聯接的奇偶檢驗電路，用來檢驗數據信號上的奇偶錯誤並且響應奇偶錯誤來產生中斷信號;一個與數據總線和奇偶校驗電路聯接的恢復電路，用來接收中斷信號並響應該中斷信號來產生及在動態存儲器中存儲該數據信號的正確版本，從而，由於數據被直接存儲器控制器讀出，則數據信號被刷新;由於恢復電路把數據信號的正確版本存入存儲器中，則奇偶錯誤被糾正。
更具體地說，本發明是一種用於刷新、檢驗和糾正存儲在動態存儲器中的數據信號的電路，它包括一個直接存儲器存取控制器，用來周期地讀出一批連續的數據信號;一個在一個電路裡和上述直接存儲器存取控制器聯接的奇偶校驗電路，用於檢驗直接存儲器存取控制器讀出的數據信號的奇偶錯誤並對其作出響應產生中斷信號;一非失易性存儲器電路用來存儲數據信號的正確版本;和一個與非易失性存儲器電路，動態存儲器和奇偶校驗電路聯接的微處理器，用於接收上述中斷信號和響該中斷信號從非易失性存儲器電路中讀出數據信號的正確版本，並將正確版本存入動態存儲器中，從而，存儲在動態存儲器中的數據信號相應於被直接存儲器存取控制器讀出而被刷新，並且相應於微處理器而得到糾正，將數據信號的正確版本存入動態存儲器。
本發明也是一種刷新、檢驗和糾正存儲在動態存儲器中的數據信號的方法，包括下列步驟周期性地將存在動態存儲器中連續位置上的數據信號傳送到一不存在的外圍設備上去，並檢驗所傳送的數據信號上的奇偶錯誤，感應檢驗出的奇偶錯誤將該數據信號的正確版本存入動態存儲器，從而相應於數據信號被傳送到不存在的外圍設備，使該數據信號被刷新;相應於被存入動態存儲器中數據信號的正確版本，使數據錯誤被糾正。
通過參考下面的詳細描述和附圖，會更明白本發明。
其中，圖1是根據本發明較佳實施例中，動態隨機存儲器的刷新奇偶校驗和糾正電路的示意圖。
參見圖1，圖中示出了一個微處理器1，分別通過數據、地址和控制總線3、4、5，與一動態隨機存儲器DRAM2聯接。微處理器1一般通過地址總線4，對動態隨機存儲器2的數據進行尋址(訪問)。用公知的方法，響應在控制總線5上的一預定的序列信號，從動態隨機存儲器DRAM2中讀出或向其寫入數據。典型的控制信號包括讀/寫、片選和存儲器地址有效信號。
直接存儲器存取控制器DMAC6，分別和數據，地址和控制總線3、4、5聯接。在本領域裡的人，都知道直接存儲器存取控制器是用於在微處理機系統中，在外設和存儲器之間傳遞數據的。然而，根據本發明，直接存儲器存取控制器6，是用於通過將數據從動態隨機存儲器2中傳送到一個不存在的外設上(即，在微處理機存儲器映射表中該外設地址上沒有相應的外設)而刷新動態隨機存儲器DRAM2的存儲單元。
定時電路7感應從振蕩電路8接收來的信號而產生時鐘信號。特別是，定時電路7用公知的方法，通過從其與微處理器1的CLK輸入端相連的C1輸出端產生一時鐘信號，使與微處理機的操作同步。從定時電路7的C2輸出端產生另一時鐘信號，送給直接存儲器存取控制器DMAC6的DMA請求輸入端REQ，來周期性地產生DMA傳送請求。
操作時，電路先接通電源，使微處理器1用公知方式，執行初始化或引導程序。微處理器1在初始化程序的控制下，在直接存儲器存儲控制器DMAC6的內部寄存器，裝入一串指令、第1和最後有效的DRAM存儲器地址和所述的不存在外設地址，而使得DMAC6初始化。所裝入的一串指令使DMAC配置用於所謂的「周期挪用鏈方式」操作。在這種操作方式中，直接存儲器存取控制器DMAC6響應來自定時電路7的DMA請求信號，從微處理器1中有效地得到(或挪用)數據，地址總線3和4的控制。然後，DMAC6執行從DRAM2到不存在外設上的數據傳送，下面將要詳細敘述。當DRAM2的最後有效存儲器地址傳送完數據後，DMAC6根據前述的「鏈」方式操作，又重新回到第一存儲器地址。
微處理器1在初始化程序的控制下，一般還導致外部存儲(如可編程只讀存儲器EPROM，或軟盤)上的數據存入動態隨機存儲器DRAM2中。外部存儲器12的數據、地址和控制輸入端用公知方法，分別和數據、地址和控制總線3、4、5聯接。
在執行完初始化程序之後，微處理器1一般在作業系統程序控制下，執行一或多個應用程式，從而存儲在動態隨機存儲器DRAM2中的數據，以公知的方法，周期性地被存取。
當微處理器1正在執行程序時，定時電路7最適宜以每16微秒產生一次請求的速率，產生前述的DMA請求信號。直接存儲器存取控制器DMAC6接收到第一個DMA請求信號，並且分別執行(或得到)對數據、地址總線3及4的「主控制」。DMAC6然後將DRAM2中第一有效存儲器地址上的數據信號讀出，並試圖將其存入不存在的外設上。這將存儲在存儲器位置上的數據信號讀出的處理操作，導致了相應容量的存儲器單元的刷新。然後，DMAC6將總線控制還給微處理器1，微處理器1繼續執行程序。
大約16微秒後，定時電路7產生第二個DMA請求信號，並把它送給DMAC6的REQ輸入端。DMAC6再次獲得總線控制，並如上所述，導致與DRAM2的第二有效存儲器地址相應的存儲器存儲單元被刷新。
從DRAM2到不存在的外設上的DMA數據傳送，一直重複直至DRAM2上的每一個連續地址都被刷新。當DRAM2的最後有效存儲器地址單元被刷新後，DMAC6如前面討論的那樣，重新循環，開始從第一有效的存儲器地址單元起刷新DRAM2。
出現在數據總線3上的數據信號還供給到奇偶校驗電路9的數據輸入端DATA端。奇偶校驗電路9的控制端CTRL與控制總線5聯接，奇偶位輸入端PI與DRAM2的奇偶位輸出端PO相連。奇數奇偶輸出ΣO與DRAM2的奇偶位輸入端PI相連，而偶數奇偶輸出端ΣE與微處理器1的中斷輸入端INT相連。
在執行初始化程序時，奇偶校驗電路9感應從外部存儲器12中存於DRAM2的數據，為出現在總線3上的每一字節數據產生一個奇偶位。奇偶位從ΣO端傳送到DRAM2的PI輸入端，使得被存入DRAM2中。通過與DRAM2相連的專用引線，奇偶位被送至奇偶校驗電路，和從此電路傳出，因此它不在數據總線3上出現。
正常操作期間，(即，在執行完初始化程序後執行一個或幾個應用程式)，奇偶校驗電路9檢測因被DMAC6讀出而出現在數據總線3上的數據信號的奇偶性並且將其和自DRAM2接收的存儲的奇偶位進行比較。因此奇偶檢驗電路9判定該接到的信號的組合的奇偶性及它的相應奇偶位，如果沒有檢測出奇偶錯誤，則在ΣO輸出端產生一邏輯高電平信號和在ΣE輸出端產生一邏輯低電平信號。可是，如果檢測出一奇偶錯誤，ΣE輸出端為高邏輯電平從而產生一中斷信號來中斷微處理器1。
在執行初始化程序時，出現在微處理器1的INT輸入端的中斷信號(由偶數奇偶檢驗導致的)被屏蔽了，以致微處理器1不被中斷。
附有奇偶錯誤的數據信號在DRAM2中的地址，出現在地址總線4上(由於被DMAC6尋址)，並且錯誤位置鎖存器10響應接收到控制總線5上來的一允許信號，將該地址鎖存到該鎖存器10的地址輸入端ADD。鎖存器10的一輸出端和數據總線3相連，用於將鎖存的地址傳送給微處理器1。
這樣，如果檢測到數據總線上出現的一數據信號有奇偶錯誤，則奇偶檢驗電路9產生一中斷信號給微處理器1，微處理器1則從錯誤位置鎖存器10中，讀出鎖存的錯誤位置地址。
接著，微處理器1執行數據恢復程序來將存儲在外部存儲器12(如一EPROM，軟盤或其他非易失性存儲器)上的數據信號，存入DRAM2中錯誤位置地址的單元裡。
如上面討論的那樣，在執行作業系統程序時，微處理器1一般從DRAM2中讀出或向其寫入數據。奇偶校驗電路9響應寫入的數據在其ΣO輸出端產生一奇偶位。產生的奇偶位通過其PI輸入端被裝入DRAM2中。
在正常操作期間，微處理器1的中斷輸入端INT沒有被屏蔽，並從DRAM2讀出的數據要被檢查看是否有奇偶錯誤，如同上面對DMA刷新所討論的一樣，如果檢查出奇偶錯誤則中斷微處理器。如上所述，然後根據恢復程序，將數據信號的正確版本裝入DRAM中。
在本發明的一個成功實例中，微處理器1是一個Motorola 68000型微處理器;DRAM2包括兩個64K的百萬位動態隨機存儲器晶片，構成了16個128K字節塊;DMAC6是一個Motorola 68450型直接存儲器存取控制器;奇偶校驗電路6是一個Texas Instruments L S280型奇數/偶數奇偶產生/校驗器;振蕩器8是一個接近16.384百萬赫茲晶體振蕩器;定時電路7在其C1輸出端產生一個約8兆赫茲的時鐘信號，並在其C2輸出端產生一個約64千赫茲的DMA請求信號來每隔16微秒從DMAC6請求DMA傳送。
在成功的實例中，數據總線3是16位寬，以致為每一個8位字節計算其奇偶性。因此，奇偶校驗電路9的ΣO輸出端為儲存在DRAM2中產生兩個奇偶校驗位，它在成功的實施例中包括兩個8位數據和兩個相應的奇偶位共18位數據信號。
動態隨機存儲器RAMS如DRAM2一般包括地址解碼電路，用於對地址總線4上的地址進行解碼，並產生行列存儲單元選擇信號。根據成功的實施例，微處理機的存儲映射表被構成來提供給DRAM2兩個區域;一個區域從地址空間000000H到1FFFFFH，另一區域是從800000H到9FFFFFH。用可編程邏輯陣列來對地址總線4上的地址解碼，對接收到第一DRAM區中的地址作出反應，將所有行列選擇信號完全譯出，並且，對接收第二DRAM區中的地址作出反應，對16塊中的每一塊作行選擇，只有一塊作列選擇。因此只有一塊給數據總線3提供數據，而所有塊接收行選擇信號後被刷新。
微處理機1利用第一區域來對DRAM2讀寫數據，而DMAC6用第二區域來刷新數據。根據本成功的實例，DMAC6大約每2毫秒對128個單元(經選擇的某些存儲器單元行)刷新一次，每一個單元大約每隔16微秒被刷新一次。
總的來說，本發明利用一個直接存儲器存取控制器來執行DRAM刷新，而不用複雜昂貴的刷新電路。出現在數據總線上的數據，(由於被DMAC6讀出)被送至一奇偶校驗電路來檢測並糾正奇偶錯誤。這樣，發生在DRAM2中的奇偶錯誤，在被微處理器讀出以前就得到糾正了，則系統復位的頻率比先有技術的檢查和改正電路大大減少了。
根據本成功的實例，DMAC6還包括附加的3條DMA通道，用於執行正常的存儲器-存儲器，外設-存儲器，外設-外設的數據傳送。因此，將直接存儲器存取控制器用在不同的功能場合，元件的使用更變得理想而經濟。
本領域的一般技術人員，知道本發明後，就能應用如上所述本發明的原理，發現其它的實施例或變化。
例如，為了進一步減少用於錯誤檢測和改正的時間，可用附加的檢測和改正電路來代替上述的數據恢復程序。
可以調節定時電路7在每2毫秒產生一次DMA請求，並且可以配置DMAC6來執行一串128個數據傳送，該傳送是從DRAM2的連置DMAC6來執行一串128個數據傳送，該傳送是從DRAM2的連續存儲單元到不存在的外設的，來響應接收一DMA請求信號。因此，如果DRAM2的許多連續存儲單元上含有錯誤數據，微處理器1就不用執行連續耗時的各種恢復程序。
另外，與微處理器相反可以用專門電路來實現上述的恢復程序，或者更進一步，為了減少微處理器的耗時，可以用DMAC6來完成恢復程序。
本發明的所有這些變化和其它實施例，如在其權利要求
中定義一樣，都屬於本發明的範圍內。
權利要求
1.一電路用於刷新、檢測和糾正存儲在動態存儲器2中的數據，它包括a)一數據總線3，用於聯接到上述動態存儲器2；b)一直接存儲器存取控制器6，用來聯接上述存儲器2和數據總線3；c)一連接到數據總線3上的奇偶校驗電路9；d)一連接到上述總線3及上述奇偶校驗電路9的微處理器1；其特徵在於上述直接存儲器存取控制器6通過上述數據總線3，周期性地將連續的上述數據信號傳送到一個指定不存在的外設的存儲單元，從而刷新那些信號；上述奇偶校驗電路9檢驗數據總線3上的上述數據信號的奇偶錯誤，並當接收到錯誤時就產生一中斷信號給微處理器1，微處理器1產生並存儲該數據信號的正確版本到所述的動態存儲器2中，從而糾正了上述奇偶錯誤。
2.根據權利要求
1限定的電路，其特徵在於一非易失性存儲器電路12聯接到所述微處理器1上，用於存儲上述數據信號的正確版本，並且其中所述的微處理器1感應上述中斷信號從上述非易失性存儲器電路12查找到該數據的正確版本，並將其存入上述動態存儲器2中。
3.根據權利要求
2限定的電路，其進一步特徵在於一定時器7聯接到上述直接存儲器存取控制器6上，用於產生請求信號給上述控制器6，使該控制器周期地讀出存在上述存儲器2中的數據信號。
4.根據權利要求
2或3的電路，其特徵在於所述非易失性存儲器電路12是一個軟磁碟。
5.根據權利要求
2或3的電路，其中所述非易失性存儲器電路12是一個可編程只讀存儲器EPROM。
6.一個用於刷新、檢測和糾正存儲在動態儲存儲器2中的數據信號的方法，它包括下列步驟a)周期地存取在動態存儲器2中的連續單元中的數據信號，和b)檢測上述取出的數據信號上的奇偶錯誤，響應後將該數據信號的正確版本存入動態存儲器2中，其特徵在於一直接存儲器存取控制器6，用來從上述存儲器2中讀出上述數據信號，並將其存入一指定不存在的外設的存儲地址，從而刷新上述信號，並且隨著數據的正確版本被存入上述動態存儲器2中，該信號的錯誤就被糾正。
專利摘要
一電路用於和微處理器相結合後刷新，檢測和糾正存入動態存儲器中的數據信號。該電路用一個直接存儲器存取控制器，將動態存儲器上的連續單元的數據傳送到一不存在的外設上。由於數據傳送而出現在數據總線上的數據信號，被送到一奇偶校驗電路，該電路用於在檢測到數據信號上的奇偶錯誤時，向微處理器發出一中斷信號。然後，微處理器執行數據恢復程序，其中存儲在非易失性存儲器中的數據的正確版本，在微處理器的控制下被傳送到動態存儲器中。因此，動態存儲器中的數據信號的奇偶錯誤就在微處理器讀取之前被改正了。
文檔編號G11C11/4096GK86100445SQ86100445
公開日1987年2月11日 申請日期1986年2月14日
發明者約翰·羅伯特·拉姆齊, 茲比格紐·博爾斯勞·斯蒂納 申請人:米特爾公司導出引文BiBTeX, EndNote, RefMan