一種高精度數位化的時域比較器的製造方法
2023-10-26 05:49:12
一種高精度數位化的時域比較器的製造方法
【專利摘要】本發明公開了一種高精度數位化的時域比較器，包括：輸入電路，與非門開關電路和輸出電路，其中輸入電路，含有：第一全差分輸入信號（VINP）子電路、第二全差分輸入信號（VINN）子電路、輸入電路的反饋控制子電路，所述反饋控制電路在時鐘信號控制下，根據輸入的全差分輸入信號相對大小，通過電容充放電的方法，在反饋回來的輸出信號調控下，控制輸出電壓的電平，並通過電阻RD將電容放電電流線性化，以達到耗更低，精度更高，抗幹擾能力更強的目的。
【專利說明】一種高精度數位化的時域比較器
【技術領域】
[0001]「高精度數位化的時域比較器」(Time Domain Comparator，縮寫為TDC)直接應用的【技術領域】是模數轉換器(Analog-to-Digital Converter,縮寫為ADC),尤其是逐次逼近模數轉換器(Successive Approximation Register Analog-to-Digital Converter,縮寫為 SAR ADC)。
【背景技術】
[0002]近年來，無線傳感器網絡在軍事、工業、農業以及醫療等領域都有著廣泛的應用背景，引起了學術界和工業界的極大關注。模數轉換器(Analog-to-Digital Converter,縮寫為ADC)是無線傳感器網絡中節點的重要組成部分。通過模數轉換器，可以將模擬量轉換成數字碼。常用的模數轉換器按照結構劃分，一般分為全並行模數轉換器、流水線模數轉換器、過採樣模數轉換器以及逐次逼近模數轉換器，其中，比較器是各種模數轉換器中不可或缺的模擬元件。在2008年的國際固態電路會議(IEEE International Solid-StateCircuits Conference,縮寫為ISSCC)上,Andrea Agnes提出一種數位化的時間域比較器，它將輸入電壓轉換成時間進行比較，大大降低了比較器的功耗和設計難度。該時域比較器全部由數字電路組成，不消耗靜態電流，不包含模擬元件，從而使得逐次逼近模數轉換器全部由數字電路構成，這樣就可以從CMOS工藝的持續進步中不斷獲益，具有非常重要的意義。但是，Andrea Agnes提出的時域比較器的缺陷在於:它只適用於單端結構的逐次逼近模數轉換器，不適用於全差分結構的逐次逼近模數轉換器，而逐次逼近模數轉換器通常採用全差分結構來提高轉換精度、線性度以及電壓輸入範圍，例如文獻[Ying-Zu Lin, Soon-JhyChang, Ya-Ting Shyu,Guan-Ying Huang and Chun-Cheng Liu, 「A0.9-Vll-bit25_MSsbinary-search SAR ADC in90_nm CMOS，，，IEEE Asian Solid-State Circuits Conference, pp.69-72，November2011.]。在此基礎上，專利200910242582.3提出一種低功耗反饋控制結構的時域比較器，該比較器包括輸入電壓的反饋控制電路、與非門開關電路和輸出電路，能同時用於單端結構和差分結構的逐次逼近模數轉換器，但偽差分結構的時域比較器抗幹擾能力差；電容C1、C2的放電電流為非線性，導致時域比較器的精度不高，僅為1.2mV，只能用於精度小於10位的逐次逼近模數轉換器中；且電容瞬態放電電流峰值較大，在1.8V電源電壓下，放電電流峰值達到622uA，導致時域比較器功耗較大。
【發明內容】
[0003]本發明提出一種既適用於單端逐次逼近模數轉換器也適用於全差分逐次逼近模數轉換器的高精度抗幹擾能力強的數位化時域比較器。
[0004]本發明的特徵在於，含有:輸入電路、與非門開關電路和輸出電路，其中:
[0005]輸入電路，含有:第一全差分輸入信號(VINP)子電路、第二全差分輸入信號(VINN)子電路、輸入電路的反饋控制子電路，其中:
[0006]第一全差分輸入信號(VINP)子電路，含有:兩個PMOS管:第一 PMOS管(M5)和第二 PMOS 管(M7);三個 NMOS 管:第一 NMOS 管(M3)、第二 NMOS 管(Ml)以及第三 NMOS 管(M9);第一電容(Cl)，其中:
[0007]第一PMOS 管(M5)、第一 NMOS 管(M3)和第二 NMOS 管(Ml)依次串聯，第一 PMOS 管(M5)的柵極和第一 NMOS管(M3)的柵極都輸入時鐘信號(CLK)，第二 NMOS管(Ml)的柵極接所述第一全差分輸入信號(VINP)，
[0008]第二 PMOS管(M7)、第三NMOS管(M9)依次串聯，該第二 PMOS管(M7)的漏極、第三NMOS管(M9)的漏極相連後構成所述輸入電路的第一輸出端(Outp)，第二 PMOS管(M7)的柵極和所述第一 PMOS管(M5)、第一 NMOS管(M3)這兩個MOS管的漏極相連後接第一電容(Cl )，而該第一電容(Cl)的另一端接地，第三NMOS管(M9)的柵極接所述時鐘信號(CLK)的反相信號(CLK )，而源極接地，
[0009]第二全差分輸入信號(VINN)子電路，含有:兩個PMOS管:第三PMOS管(M6)和第四PMOS管(M8);三個NMOS管:第四NMOS管(M4)、第五NMOS管(M2)以及第六NMOS管(MlO)；第二電容(C2)，其中:
[0010]第三PMOS管(M6)、第四NMOS管(M4)以及第五NMOS管(M2)依次串聯，第三PMOS管(M6)和第四NMOS管(M4)這兩個MOS管的柵極相連後接所述時鐘信號(CLK)，第五NMOS管(M2)的柵極接所述第二全差分輸入信號(VINN)，
[0011]第四PMOS管(M8)和第六NMOS管(MlO)依次串聯，該第四PMOS管(M8)的漏極、第六NMOS管(MlO)的漏極相連後構成所述輸入電路的第二輸出端(Outn)，第四PMOS管(M8)的柵極在與第三PMOS管(M6)、第四NMOS管(M4)這兩個MOS管的漏極相連後接第二電容(C2)，該第二電容(C2)的另一端接地，第六NMOS管(MlO)的柵極接所述時鐘信號(CLK)的
反相信號),而源極接地，
[0012]所述第一PMOS 管(M5)、第二 PMOS 管(M7)、第三 PMOS 管(M6)和第四 PMOS 管(M8)這四個PMOS管的源極都與電源電壓(VDD)相連，
[0013]輸入電路的反饋控制子電路，含有:第一與門(AND1)，第七NMOS管(MlI)以及第一電阻(RD)，其中:
[0014]第一與門(ANDl)的第一輸入端(G)為所述輸入電路的反饋控制子電路的第一輸入端，第一與門(ANDl)的第二輸入端(H)為所述輸入電路的反饋控制子電路的第二輸入端，第七NMOS管(MlI)的柵極接第一與門(ANDl)的輸出，而該第七NMOS管(MlI)的源極接第一電阻(Rd)的正端，而該第一電阻(Rd)的負端接地，第七NMOS管(Mll)漏極和所述第二NMOS管(Ml )、第五NMOS管(M2)這兩個MOS管的源極相連，
[0015]與非門開關電路，含有:第一與非門(Xl)和第二與非門(X2),其中:
[0016]第一與非門(Xl)的第一輸入端(Outp)為所述與非門開關電路第一輸入端,第一與非門(Xl)的第二輸入端與所述第二與非門(X2)的輸出端(H)相連，該輸出端(H)構成所述與非門開關電路的第二輸出端，
[0017]第一與非門(Xl)的第二輸入端(Outn)為所述與非門開關電路第二輸入端，第二與非門(X2)的第二個輸入端與所述第一與非門(Xl)的輸出端(G)相連，該輸出端(G)構成所述與非門開關電路的第一輸出端，
[0018]輸出電路，含有:兩個PMOS管:第五PMOS管(M12)和第六PMOS管(M14)，兩個NMOS管:第八NMOS管(M13)和第九NMOS管(M15)，其中:
[0019]第五PMOS管(M12)與第八NMOS管(M13)串聯，且該第五PMOS管(M12)的柵極與第八NMOS管(M13)的柵極相連，構成所述輸出電路的第一輸入端(G)，第五PMOS管(M12)的漏極與第八NMOS管(M13)的漏極相連後構成所述時域比較器的第一輸出端(Out)，而該第八NMOS管(M13)的源極接地，
[0020]第六PMOS管(M14)與第九NMOS管(M15)串聯，且該第六PMOS管(M14)的柵極與第九NMOS管(M15)的柵極相連，構成所述輸出電路的第二輸入端(H)，第六PMOS管(M14)的漏極與所述第九NMOS管(M15)的漏極相連後構成所述時域比較器的第二輸出端(―)，而第九NMOS管(M15)源極接地，
[0021]第五PMOS管(M12)的源極與第二與非門(X2)的輸出端(H)相連，第六PMOS管(M14)的源極與第一與非門(Xl)的輸出端(G)相連，
[0022]所述第一與非門(Xl)第一輸入端(Outp)即為所述輸入電路的第一輸出端(Outp),第二與非門(X2)第一輸入端(Outn)同時作為所述輸入電路的第二輸出端(Outn),
[0023]所述輸入電路的反饋控制子電路的第一輸入端(G)、輸出電路的第一輸入端(G)即為所述與非門開關電路第一輸出端(G)，所述輸入電路的反饋控制子電路的第二輸入端(H)、輸出電路的第二輸入端(H)即為所述與非門開關電路第二輸出端(H)。
[0024]本發明的有益效果是，與專利200910242582.3發明的時域比較器相比，本發明提出的時域比較器功耗更低，精度更高，抗幹擾能力更強。
【專利附圖】
【附圖說明】
[0025]圖1是專利ZL200910242582.3發明的時域比較器。
[0026]圖2是本發明所述的高精度數位化的時域比較器。
【具體實施方式】
[0027]以下結合附圖，詳細說明本發明的內容:
[0028]圖1是200910242582.3所述的時域比較器。CLK為時鐘信號，Vinp和Vinn為輸入電壓，Outl和0ut2為比較器輸出電壓。在復位相，CLK為低電平，電容C1、C2通過M1、M2被充電至電源電壓VDD。當時鐘信號CLK從高電平變為低電平時，電容C1、C2開始放電，放電電流的大小與輸入電壓Vinp和Vinn的大小有關。如果Vinp大於Vinn，則電容C2的放電電流大於電容Cl的放電電流，M17先於M18導通，比較器輸出端Outl輸出低電平，0ut2輸出高電平。反之，如果Vinp小於Vinn，比較器輸出端Outl輸出高電平，0ut2輸出低電平。該時域比較器的優點在於不含電阻，節省了晶片面積，但是電容C1、C2的放電電流為非線性，導致時域比較器的精度不高，且瞬態放電電流峰值較大，在1.8V電源電壓下，放電電流峰值達到622uA，導致時域比較器功耗較大，且偽差分的結構抗幹擾能力差，不適合應用於高精度的模數轉換器中。
[0029]本發明將圖1中上、下兩條放電支路合併成一條支路，構成全差分的時域比較器，既適用於單端逐次逼近模數轉換器也適用於全差分逐次逼近模數轉換器。電阻Rd將放電電流線性化，提高了時域比較器的精度。同時，電阻Rd控制放電電流大小，在1.8V電源電壓下，放電電流峰值為112uA，減小了時域比較器的功耗。[0030]圖2是本發明所述的高精度數位化的時域比較器。CLK為時鐘信號，VINP和VINN為比較器輸入電壓，Out和為比較器輸出電壓。當CLK為低電平時，CLK力高電平，開關Μ5、Μ6、Μ9和MlO導通，電容Cl、C2被充電至電源電壓VDD，Outp和Outn輸出低電平，G和H輸出高電平，Out和—重置為低電平。當CLK從低電平變為高電平時，初始時刻，G和H為高電平，Mll導通，電容Cl通過M3、Ml、Mil、Rd放電，電容C2通過M4、M2、Mil、Rd放電，電容Cl、C2的電壓V。和Vd開始下降，假設VINP大於VINN，則電容Cl的放電電流大於電容C2的放電電流，則電壓V。下降速度快於電壓Vd下降速度，M7先於M8導通，Outp首先
變為高電平，G變為低電平，比較器輸出Out變為高電平，『變為低電平。值得注意的是
由與非門給反相器供電的這種方式使得Out和^無法在同一時間變為高電平。(見文獻[R.Jacob Baker, 「CMOS 電路設計、布局與仿真(第二版,第一卷)，，,2007:Page (S): 347])。反之,若VINP小於VINN，則電容C2的放電電流大於電容Cl的放電電流，則電壓Vd下降速度快於電壓V。下降速度，M8先於M7導通，Outn首先變為高電平，H變為低電平，比較器輸出—變為高電平，Out變為低電平。
[0031]在電源電壓為1.8V，電容為800F，電阻為64ΚΩ的情況下，其仿真結果表明，本發明所述的時域比較器功耗為5.49uW，精度為18uV，可用於精度小於15位的模數轉換器中，而專利200910242582.3發明的時域比較器功耗為9uW，精度為1.2mV,只能用於精度小於10位的模數轉換器中。可見本發明 所述的時域比較器功耗更低，精度更高。
【權利要求】
1.一種高精度數位化的時域比較器，其特徵在於含有:輸入電路、與非門開關電路和輸出電路，其中:輸入電路，含有:第一全差分輸入信號(VINP)子電路、第二全差分輸入信號(VINN)子電路、輸入電路的反饋控制子電路；其中: 第一全差分輸入信號(VINP)子電路，含有:兩個PMOS管:第一PMOS管(M5)和第二PMOS管(M7);三個NMOS管:第一 NMOS管(M3)、第二 NMOS管(Ml)以及第三NMOS管(M9);第一電容(Cl)，其中: 第一 PMOS管(M5)、第一 NMOS管(M3)和第二 NMOS管(Ml)依次串聯，第一 PMOS管(M5)的柵極和第一 NMOS管(M3)的柵極都輸入時鐘信號(CLK)，第二 NMOS管(Ml)的柵極接所述第一全差分輸入信號(VINP)， 第二 PMOS管(M7)、第三NMOS管(M9)依次串聯，該第二 PMOS管(M7)的漏極、第三NMOS管(M9)的漏極相連後構成所述輸入電路的第一輸出端(Outp)，第二 PMOS管(M7)的柵極和所述第一 PMOS管(M5)、第一 NMOS管(M3)這兩個MOS管的漏極相連後接第一電容(Cl )，而該第一電容(Cl)的另一端接地，第三NMOS管(M9)的柵極接所述時鐘信號(CLK)的反相信號(CLK )，而源極接地， 第二全差分輸入信號(VINN)子電路，含有:兩個PMOS管:第三PMOS管(M6)和第四PMOS管(M8);三個NMOS管:第四NMOS管(M4)、第五NMOS管(M2)以及第六NMOS管(MlO);第二電容(C2)，其中: 第三PMOS管(M6)、第四NMOS管(M4)以及第五NMOS管(M2)依次串聯，第三PMOS管(M6)和第四NMOS管(M4)這兩個MOS管的柵極相連後接所述時鐘信號(CLK)，第五NMOS管(M2)的柵極接所述第二全差分輸入信號(VINN)， 第四PMOS管(M8)和第六NMOS管(MlO)依次串聯，該第四PMOS管(M8)的漏極、第六NMOS管(MlO)的漏極相連後構成所述輸入電路的第二輸出端(Outn)，第四PMOS管(M8)的柵極在與第三PMOS管(M6 )、第四NMOS管(M4 )這兩個MOS管的漏極相連後接第二電容(C2 )，該第二電容(C2)的另一端接地，第六NMOS管(MlO)的柵極接所述時鐘信號(CLK)的反相信號(CLK )，而源極接地， 所述第一 PMOS管(M5 )、第二 PMOS管(M7 )、第三PMOS管(M6 )和第四PMOS管(M8 )這四個PMOS管的源極都與電源電壓(VDD)相連， 輸入電路的反饋控制子電路，含有:第一與門(AND1)，第七NMOS管(Mll)以及第一電阻(RD)，其中: 第一與門(ANDl)的第一輸入端(G)為所述輸入電路的反饋控制子電路的第一輸入端，第一與門(ANDl)的第二輸入端(H)為所述輸入電路的反饋控制子電路的第二輸入端，第七NMOS管(MlI)的柵極接第一與門(ANDl)的輸出，而該第七NMOS管(MlI)的源極接第一電阻(Rd)的正端，而該第一電阻(Rd)的負端接地，第七NMOS管(Mll)漏極和所述第二 NMOS管(Ml)、第五NMOS管(M2)這兩個MOS管的源極相連， 與非門開關電路，含有:第一與非門(Xl)和第二與非門(X2)，其中: 第一與非門(Xl)的第一輸入端(Outp)為所述與非門開關電路第一輸入端,第一與非門(XI)的第二輸入端與所述第二與非門(X2)的輸出端(H)相連，該輸出端(H)構成所述與非門開關電路的第二輸出端，第一與非門(Xl)的第二輸入端(Outn)為所述與非門開關電路第二輸入端，第二與非門(X2)的第二個輸入端與所述第一與非門(Xl)的輸出端(G)相連，該輸出端(G)構成所述與非門開關電路的第一輸出端， 輸出電路，含有:兩個PMOS管:第五PMOS管(M12)和第六PMOS管(M14)，兩個NMOS管:第八NMOS管(M13)和第九NMOS管(M15)，其中: 第五PMOS管(M12)與第八NMOS管(M13)串聯，且該第五PMOS管(M12)的柵極與第八NMOS管(M13)的柵極相連,構成所述輸出電路的第一輸入端(G),第五PMOS管(M12)的漏極與第八NMOS管(M13)的漏極相連後構成所述時域比較器的第一輸出端(Out)，而該第八NMOS管(M13)的源極接地， 第六PMOS管(M14)與第九NMOS管(M15)串聯，且該第六PMOS管(M14)的柵極與第九NMOS管(M15)的柵極相連，構成所述輸出電路的第二輸入端(H)，第六PMOS管(M14)的漏極與所述第九NMOS管(M15)的漏極相連後構成所述時域比較器的第二輸出端(―),而第九NMOS管(M15)源極接地， 第五PMOS管(M12)的源極與第二與非門(X2)的輸出端(H)相連，第六PMOS管(M14)的源極與第一與非門(Xl)的輸出端(G)相連， 所述第一與非門(Xl)第一輸入端(Outp)即為所述輸入電路的第一輸出端(Outp)，第二與非門(X2)第一輸入端(Outn)同時作為所述輸入電路的第二輸出端(Outn)，所述輸入電路的反饋控制子電路的第一輸入端(G)、輸出電路的第一輸入端(G)即為所述與非門開關電路第一輸出端(G)，所述輸入電路的反饋控制子電路的第二輸入端(H)、輸出電路的第二輸入端(H)即為所述與非門開`關電路第二輸出端(H)。
【文檔編號】H03M1/38GK103607204SQ201310572356
【公開日】2014年2月26日 申請日期:2013年11月15日 優先權日:2013年11月15日
【發明者】樊華, 李強, 李廣軍 申請人:電子科技大學