用於避免cpu不致於因總線佔有而封鎖的延遲邏輯的製作方法

2023-10-19 15:56:17 3

專利名稱：用於避免cpu不致於因總線佔有而封鎖的延遲邏輯的製作方法
技術領域：
本發明一般涉及計算機系統，特別涉及這樣一種計算機系統，該系統用在總線上按分配時間規定的優先權級允許多於一個設備去管理主數據總線上的數據傳送。
人們知道，在計算機系統中，例如在適合IBM公司的微通道結構的計算機中，具有多個主機(masters)，它們中每一個均能夠在系統的主數據總線上管理數據傳送。使用這樣一些主機可使主處理單元(CPU)免於捲入在輸入/輸出(I/O)設備與主存儲器之間，以及從I/O設備到I/O設備的數據傳送。一旦卸去了這些工作，該CPU即可更充分地致力於處理數據並安排其它設備將要執行的傳送任務。
在這種系統中，建立優先權乃是為了使在數據總線上的各個設備去分配總線時間。該CPU指派缺席的或剩餘的優先權，辨別總線上的主要工作，已合乎需要地分配到其它的設備。如果對於總線每一個判斷周期，一種排隊改善了包括CPU的設備的競爭力，並得到最高一級的優先權的話，當字符組(burst)傳輸設備能夠連續認定它們的高優先權時，一種「適當」(fairness)限制通常和該字符組傳輸設備一起使用，以便在它們重新進行排隊之前，促進它們等待，直到當前的排隊消失為止。
如果數據總線很繁忙，這種處理工作能有效地分配總線時間。在那種情況下，該CPU在總線上取得指令的機會是罕見的，只要優先權允許，而且其它設備優先佔據，CPU在一個總線周期之後得到「脫離信號」(bumped off)。這種情況能夠「封閉」(lock out)CPU，使它不能執行傳送數據所必需的準備步驟或者其它的工作，例如為了執行任務所要求的存儲器存取工作。當到達這種狀態時，整個系統的性能將降低，而且，在極端情況下，系統將可能失效。
因此，本發明的首要目的是，這樣一種系統的CPU在數據總線上確保一預先選定的時間值用於數據傳送，即使在高的佔空周期期間進行數據傳送。
本發明進一步的目的是提供這樣的時間而不必重新調整系統的判斷過程。本發明的另一目的是提供這樣的時間而不必改變系統的控制總線或者要求另外一臺微處理器一即要求具有擴展指令組的一臺微處理器。
所有這些以及其它的目的都可以藉助改善響應優先佔有的辦法來達到，結果是該CPU佔有數據總線。這種改善的最佳方法是把一邏輯控制的延遲加到判斷者和CPU之間的信號線中。
根據下面表示的最佳實施例以及附圖的詳細說明，可以獲得對本發明的全面的了解，用它們來說明發明的目的，但無論如何並不意味著對本發明範圍的限制，它們是

圖1是適宜於實施本發明的系統的方塊圖;
圖2是具有優先權判斷的現有系統中的中心判斷控制器和CPU之間信號連接的方塊圖;
圖3是按照本發明最佳實施例，表示對從判斷控制器到CPU的信號的改進的方塊圖;
圖4是表示用於實施本發明的最佳電路和設備的方塊圖;
圖5是說明圖2所示用於現有系統的控制信號的時序圖;
圖6是說明根據本發明最佳實施例的控制信號的時序圖。
現在將參照附圖詳細闡述本發明的最佳實施例。參照圖1，一個用於實施本發明的最佳系統包括一個CPU100，例如它是一臺Intel公司80386微處理機，它通過包括控制總線110，數據總線115和地址總線120的一組系統信號總線105連接到其它系統元件。一個永久保持駐留系統邏輯的只讀存儲器(ROM)125，一個直接選址讀/寫存儲的主存儲器130，和一個存儲控制器135連接到總線105。
對於按照本發明的系統，更可取的是提供了一個連結點140，以允許總線接口設備140;例如總線主設備能夠控制連接到系統總線105的數據總線。如在現有技術中所熟悉的那樣，通常是用將電路板插入到適合於卡片邊緣連接的槽中這種進行連接(在圖1中僅用側圖表示)。這些接口設備145可以連接到其它各種各樣的設備，例如輸入/輸出(I/O)設備150。像150這樣的設備，例如它可以包括磁碟驅動器或磁帶設備(未示出)。這種包括可以是總線主裝置的接口設備145和控制數據總線115的系統安排，是專門用於IBM公司的微通道結構的，後者在IBM公司手冊中有詳細說明，其題目是「personal system/2 hardware interface technical Reference 68X2330」。對於這種系統，一中心判斷控制器155建立用於控制數據總線115的設備的優先權，而如人們所熟悉的，-DMA控制器160協調在這種總線上的實際的數據傳送。表1說明一組典型的判斷優先權級的分派。
表1判斷 一次的級 分派-2 存儲器刷新-1 誤差校正0 DMA埠01 DMA埠12 DMA埠23 DMA埠34 DMA埠45 DMA埠56 DMA埠67 DMA埠78 備用9 備用A 備用B 備用C 備用D 備用E 備用F 系統插件處理器現在參照圖2，該現有技術包括路徑200，它提供中心判斷控制155和CPU之間的連接，以便在引線上(未示出)按照具體處理器(如使用CPU)的信號輸入傳送終止操作信號(「HOLD」)。而路徑210是用來傳送一個應答信號返回至判斷控制155。如指出的那樣，控制總張110的通道(參見圖1)用於分配數據總線115。
通道200傳送的+ARB/-GRANT信號在當建立總線佔有的判斷發生時(ARB)，以及當佔有已經確定(GRANT)時，用來識別周期，而不同的主機230能夠用來負責對佔有的分派。通道240用來傳送-PREEPT信號，該信號表示一個或多個主機設備，例如設備240，還包括CPU100正在等待對數據總線115進行存取。通道250傳送一BURST信號，該信號在當它佔有數據總線115時由設備240認定，以便指出它是否具有多重傳送或者字符組傳送的能力的設備。
從圖還可以看出，包括有四條線(0-3)的判斷總線260連接到該中心判斷控制155，在這四條線上認定判斷級別，以獲得數據總線115的佔有權，然後，在通道220上認定時間GRANT期間，去認別佔有者。
現在參考圖3，信號通道200′指向複合體305的邏輯電路300，根據本發明，該複合體305插入一個延遲，並且對HOLD信號產生一個其結果是用信號+CPUHOLD表示的改進，該+CPUHOLD信號加到CPU100的終止操作輸入埠。對於Intel公司的80386，它可以是PGA模式的「HOLD」。一解碼器310經過線320對該邏輯電路300提供WRITE信號，它被用來把新的延遲寬度信息寫入寄存器400(見圖4)，該寄存器經總線420加到定時器410。
接著參見圖4，AND門430是用來接收線200′上的+HOLD信號的反相信號，線220上的+ARB/-GRANT信號的反相信號，以及ARB總線260上的總線佔有者的信息。該AND門430的輸出是在線440上的+CPUSEL信號，該信號加到定時器410，用來對在總線420上指定的周期觸發超時信號。該信號+CPUSEL信號將在當一終止請求從判斷控制送出，並且該CPU100佔據DATA總線115時那樣一些情況下，去觸發線450上的超時信號+DELAY。(-GRANT有效，以及判斷級別為1111，表1中表示的十六進位碼F用來識別CPU)。線200′上的信號+HOLD以及+DELAY的反相信號加到AND門460，以便在1a線470上產生加到CPU100(見圖3)的信號+CPUHOLD。只要將說明現有技術的時序圖(圖5)同說明最佳實施例的時序圖(圖6)作一比較，該終止信號+HOLD的改進效益將一目了然。如上所指出的那樣，該CPU100可以保持佔據數據總線115，直到延遲周期終止為止。
本發明已參照最佳實施例進行了詳盡的描述，但是，可以理解到對本專業技術人員而言將可以啟示其中的多種變型，但是為了確定本發明的範圍，必須參照權利要求，因為權利要求考慮到申請人稱謂的任何等同物。
權利要求
1.在一計算機系統中，具有一主處理機，該主處理機能夠用一個終止信號被激發到無效狀態；有一主數據總線，它由判斷邏輯進行分配，該判斷邏輯當總線請求到達包括所說主處理機的多於一個主機設備時，根據預先確定的優先權級別反覆選擇總線佔有者，該主處理機分派缺席的優先權級別，一優先佔據延遲電路的特徵是一旦判斷邏輯選擇所說主處理機，檢測邏輯產生一選擇信號，以及在一個從所說的判斷邏輯設備和所說主處理機的終止輸入端延伸的路徑中，延遲邏輯連接到延時信號。
全文摘要
一邏輯控制延遲電路連接到具有需經多個主機控制的主數據總線的計算機系統的判斷邏輯。該延遲是這樣來進行編程的，以致於該缺席主機-系統的主處理機-分派駐留或缺席優先權，確保在總線上有效時間的預先確定部分。採用這種插入並控制延遲的方法，使加到CPU的該「HOLD」信號在該CPU授權存取該總線時被延遲，其餘的設備在延遲終止之前不可能使用總線，在延遲終止的時刻，該CPU由延遲信號觸發，以響應允許判斷開始的一個應答信號。
文檔編號G06F13/362GK1051802SQ9010937
公開日1991年5月29日 申請日期1990年10月23日 優先權日1989年10月23日
發明者達利爾·艾得蒙得·尤蒂斯 申請人:國際商業機器公司