一種非揮發性存儲單元的製作方法
2023-10-29 19:04:42
專利名稱：一種非揮發性存儲單元的製作方法
一種非揮發性存儲單元技術領域
本發明屬於集成電路設計技術領域，特別涉及一種非揮發性存儲單元。
背景技術：
圖I所示為已有的基於標準CMOS邏輯工藝的非揮發性存儲單元結構示意圖。利用一對容值一大一小的電晶體對控制讀出管的閾值電壓大小來達到數據存儲的目的。以寫入數據「 I 」為例，在Vp端加高編程電平7. 9V，在Vn端加低電平0V，此時由電容分壓原理， 浮空節點的電壓值約為7. 5V，此時電容接法的Ct管將由於柵襯底間的高電壓而產生FN隧穿效應，電子流入FG節點，從而讀出管Mread的閾值電壓絕對值減小，並且該點電荷在編程結束後仍然可以得到持續保存。寫入數據「O」時，在Vn端加高編程電平7. 9V，在Vp端加低電平0V，其過程與寫「I」相反，結果導致Mread閾值電壓絕對值增大。利用後端的讀取電路放大流過Mread電流的變化從而可以快速讀取出存儲單元所記錄的數據。
圖2所示為已有的基於標準CMOS邏輯工藝的非揮發性存儲單元設計電路圖。系統採用了一對互偶的存儲元件，採用鎖存式的差分讀取電路實現小信號電流的數據放大。由於Mread管和Mreadn管的閾值電壓不同，接入電路產生的電流大小也會不同，導致讀出電路左路和右路最終形成一低一高的穩態電壓，從而能夠在讀出允許時輸出到一組位線上被後端放大電路讀出。由於Mread管和Mreadn管和下面的放大單元採用並聯連接，當讀取電路到達穩態時仍然會有一條直流通路產生靜態電流，從而產生靜態功耗。以穩態時Ne節點為「I」電位為例，此時Ncn為「O」電位，MNn導通，所以會產生從Vdd流經Mreaadn，MNn, MRC 的靜態電流，產生靜態功耗。
對於編程單元，加載到隧穿管兩端的電壓能達到7. 5V左右，利用高壓形成隧穿電流從而在浮空柵上積累電荷，從而改變讀取管的閾值電壓，能夠有效的實現編程操作，該結構後端的均衡電路僅提供高電壓的洩放通道，而對於處在同一位線上的非編程單元。均衡電路採用一般的均衡電路結構，能夠將互偶的Vp和Vn節點間的電壓差縮小至4. 5V左右， 從而大大降低了加載隧穿管Ct上的電壓，抑制了 FN隧穿電流，防止高壓對數據的破壞。
針對上述背景技術中提到的結構的非揮發性存儲單元的讀取管和放大單元採用並行連接，由於電流支路無法關閉，讀取時靜態的電流一直存在，因此讀取電流較大。這對於一些有著低功耗要求的無線通訊，如RFID等應用來說顯得偏大，特別是為了擴展接收距離，每比特數據消耗的電荷量需要儘可能地減少。發明內容
本發明旨在至少在一定程度上解決上述技術問題之一或至少提供一種有用的商業選擇。為此，本發明的一個目的在於提出一種具有較小靜態電流的非揮發性存儲單元。
根據本發明實施例的非揮發性存儲單元，包括第一存儲子單元和第二存儲子單元，用於存儲數據；放大單元，所述放大單元與所述第一存儲子單元和第二存儲子單元相連，包括首尾相接第一反相器和第二反相器，用於感應和放大讀取電流；第一讀取控制單元和第二讀取控制單元，所述第一讀取控制單元和第二讀取控制單元與所述放大單元串接， 用於控制將放大單元感應的讀取數據輸出到位線；以及均衡電路，所述均衡電路用於提供高電壓的洩放通道。
在本發明的另一個實施例中，還包括多個放電管，所述放電管的源極接地，用於讀取操作的初期，洩放放電管漏極的電壓，防止由於所述放電管漏極連接的對偶節點電壓的不同而導致讀取數據的錯誤。
本發明提出一種將讀取管和放大單元的連接方式由並行連接改為串行連接的結構的非揮發性存儲單元，該結構的非揮發性存儲單元能減少靜態消耗的電流。
本發明的附加方面和優點將在下面的描述中部分給出，部分將從下面的描述中變得明顯，或通過本發明的實踐了解到。
本發明的上述和/或附加的方面和優點從結合下面附圖對實施例的描述中將變得明顯和容易理解，其中
圖I為已有的基於標準CMOS邏輯工藝的非揮發性存儲單元結構示意圖2為已有的基於標準CMOS邏輯工藝的非揮發性存儲單元設計電路圖3為本發明提出的基於標準CMOS邏輯工藝的非揮發性存儲單元設計電路圖。
具體實施方式
下面詳細描述本發明的實施例，所述實施例的示例在附圖中示出，其中自始至終相同或類似的標號表示相同或類似的元件或具有相同或類似功能的元件。下面通過參考附圖描述的實施例是示例性的，旨在用於解釋本發明，而不能理解為對本發明的限制。
在本發明的描述中，需要理解的是，術語「中心」、「縱向」、「橫向」、「長度」、「寬度」、 「厚度」、「上」、「下」、「前」、「後」、「左」、「右」、「豎直」、「水平」、「頂」、「底」 「內」、「外」、「順時針」、「逆時針」等指示的方位或位置關係為基於附圖所示的方位或位置關係，僅是為了便於描述本發明和簡化描述，而不是指示或暗示所指的裝置或元件必須具有特定的方位、以特定的方位構造和操作，因此不能理解為對本發明的限制。
此外，術語「第一」、「第二」僅用於描述目的，而不能理解為指示或暗示相對重要性或者隱含指明所指示的技術特徵的數量。由此，限定有「第一」、「第二」的特徵可以明示或者隱含地包括一個或者更多個該特徵。在本發明的描述中，「多個」的含義是兩個或兩個以上，除非另有明確具體的限定。
在本發明中，除非另有明確的規定和限定，術語「安裝」、「相連」、「連接」、「固定」等術語應做廣義理解，例如，可以是固定連接，也可以是可拆卸連接，或一體地連接；可以是機械連接，也可以是電連接；可以是直接相連，也可以通過中間媒介間接相連，可以是兩個元件內部的連通。對於本領域的普通技術人員而言，可以根據具體情況理解上述術語在本發明中的具體含義。
在本發明中，除非另有明確的規定和限定，第一特徵在第二特徵之「上」或之「下」 可以包括第一和第二特徵直接接觸，也可以包括第一和第二特徵不是直接接觸而是通過它們之間的另外的特徵接觸。而且，第一特徵在第二特徵「之上」、「上方」和「上面」包括第一4特徵在第二特徵正上方和斜上方，或僅僅表示第一特徵水平高度高於第二特徵。第一特徵在第二特徵「之下」、「下方」和「下面」包括第一特徵在第二特徵正下方和斜下方，或僅僅表示第一特徵水平高度小於第二特徵。
本發明實施例的非揮發性存儲單元，包括第一存儲子單元和第二存儲子單元，用於存儲數據；放大單元，所述放大單元與所述第一存儲子單元和第二存儲子單元相連，包括首尾相接第一反相器和第二反相器，用於感應和放大讀取電流；第一讀取控制單元和第二讀取控制單元，所述第一讀取控制單元和第二讀取控制單元與所述放大單元串接，用於控制將放大單元感應的讀取數據輸出到位線；以及均衡電路，所述均衡電路用於提供高電壓的洩放通道。
在本發明的另一個實施例中，還包括多個放電管，所述放電管的源極接地，用於讀取操作的初期，洩放放電管漏極的電壓，防止由於所述放電管漏極連接的對偶節點電壓的不同而導致讀取數據的錯誤。
為使本領域技術人員更好地理解本發明，現結合圖3再詳細敘述本發明的實施例。
如圖3所示,本發明的非揮發性存儲器中Ce、Ct> Mread和Ccn、Ctn> Mreadn分別構成兩個存儲單元，其浮柵節點分別為FG、FGn。Ce的負極與Ctn的負極連接在一起,形成內部高壓輸入端Vp ；Ct的負極與Ccn的負極連接在一起，形成內部高壓輸入端VN。由M3、 M4組成的反相器和M3n和M4n構成反相器首尾相接，形成雙穩態結構的放大單元。讀取管 Mread和Mread_n是串行連入由M3，M3n，M4和M4n構成的放大單元。其輸出分別為內部數據輸出端Data、Datan。MreacUMreadn的漏極分別連接至M3, M3n的源極，Mread和Mreadn 的源極均連接到由讀取信號RL控制的Ml的源極。本發明將存儲模塊的內部數據輸出端 Data、Datan與外部數據輸出端BL、BLn分別通過兩對讀取控制傳輸管M5、M5n、M6、M6n相連，M5、M5n的柵極為讀取輸出控制端PR，可以通過讀取輸出控制端PR來控制數據的讀取輸出；本發明設計的兩個輸出放大管M6和M6n的柵極分別與內部數據輸出端Data、Datan相連，漏極分別與M5和M5n的漏極相連，源極均接到地。同時，本發明設計了 Mdl、Mdln、Md2、 Md2n四個放電管。這四個放電管的柵極均由控制信號RL控制，源極均接地，漏極分別接到四個內部節點n3，n3n，n4和n4n。下方的均衡電路為通用的均衡電路。整個存儲器單元的電路結構完全對稱。
以讀出數據「I」為例對存儲單元讀取操作的工作情況進行分析。當存儲單元被寫入的數據為「I」時，讀取管Mread的閾值電壓絕對值下降，即在一定的柵源電壓差下更容易導通。而與之相對的Mreadn管的閾值電壓絕對值上升，則在同樣的柵源電壓下更難導通。 下面分階段對讀取操作進行討論
階段I :此時Ml管關斷而放電管Mdl、Mdln、Md2、Md2n管導通。因此，存儲單元的所有內部節點n3, n3n, n4和n4n全部被下拉至O電位,保證了存儲單元內部處於確定的初始狀態。
階段2 :此時Ml管導通而放電管Mdl、Mdln、Md2、Md2n管關斷，電源Vdd開始對內部節點充電，節點nl電壓迅速升高。由於n3，n3n，n4和n4n均為0，因此最初時刻全部內部的電晶體均是關斷的。當nl節點電位上升後Mread和Mreadn最先開始導通。由於Mread 和Mreadn柵源電壓一致,但閾值電壓不同，因此Mread管會優先Mreadn管導通,從而n3節點比n3n節點的電壓更先開始上升。同時，由於閾值電壓的差異Mread管的導通電阻相較 Mreadn管的導通電阻小，因此左路支路的充電電流比右側支路的充電電流大，n3節點也會更早的升至使M3管導通的程度。優先導通的M3會對n4節點充電，稍後導通的M3n也會對n4n節點充電,這樣n4節點和n4n節點的電壓均會逐漸上升。但不同的是，n4節點電壓開始上升的時刻比n4n的早，同時在Mread管進入電阻區之前,其上升的速度也較n4n節點快。因此n4節點的電壓會比n4n節點電壓更快地上升至NMOS的閾值電壓，從而M4n會優先導通。此時M4n會對n4n節點形成下拉電流,這樣會進一步減慢n4n節點電壓上升的速度，也會減慢M4管開啟的時間，甚至可能導致n4n節點電壓無法上升至M4管開啟所需的電壓。這樣就在存儲單元內部形成了正反饋，使得n4節點的充電電流迅速超過n4n節點的充電電流，n4節點迅速上升,直到使M3n關斷,從而導致n4n節點的充電電流消失,n4n節點電壓迅速被M4n下拉至O電壓，而n4節點的電壓則會最終被M3管上拉至Vdd。當存儲單元進入穩態時，左右支路均無電流流過，而n4節點電壓為Vdd,而n4n節點電壓為O。
階段3 :此時M5和M5n開始導通,存儲單元向位線輸出數據。由於n4和n4n節點電壓分別為Vdd和0，因此M6關斷而M6n導通，因此Datan會被下拉至O電位，而Data由外圍的電壓保持電路維持而仍然為Vdd。
讀取存儲數據『0』過程與讀取存儲數據『I』的過程互偶。
本發明由於系統採用了一對存儲管進行數據的存儲，因此存儲單元的讀取部分也採用的是雙穩態形式的放大單元進行數據的放大。正反饋的引入可以加速數據的讀出，以便使系統在較短時間內穩定。由於讀取管是串行連接入放大單元的，因此系統進入穩態以後不會產生靜態功耗，儘快使系統進入穩態也就能儘可能減少系統在動態過程中產生的電流，極大的降低了系統的讀取功耗。同時本發明採用兩對讀取控制傳輸管M5、M5n、M6、M6n 相連，M5、M5n的柵極為讀取輸出控制端PR，可以通過讀取輸出控制端PR來控制數據的讀取輸出，M6和M6n進一步降低了讀取操作時的電源電壓要求，一方面可以隔離位線和存儲單元內部節點，防止由於位線電壓的波動造成存儲單元內部數據錯誤讀取；另外，採用輸出放大管可以利用其放大能力加速位線電壓的變化，使後端的數據放大單元能夠更快地辨認出數據，同時在存儲單元內部，大大降低了差分對的輸出負載。同時，本發明設計了 Mdl、Mdln、 Md2、Md2n四個放電管。這四個放電管的加入保證了左右兩條對偶支路上的對偶節點n3和 n3n,n4和n4n能夠在讀取的初始階段處於確定的O電位,避免了在讀取的初始階段對偶節點可能因為上次數據的讀取而導致電壓不同的情況。這樣可以防止由於這幾個節點電壓不同而給數據讀取帶來不確定的因素。
在本說明書的描述中，參考術語「一個實施例」、「一些實施例」、「示例」、「具體示例」、或「一些示例」等的描述意指結合該實施例或示例描述的具體特徵、結構、材料或者特點包含於本發明的至少一個實施例或示例中。在本說明書中，對上述術語的示意性表述不一定指的是相同的實施例或示例。而且，描述的具體特徵、結構、材料或者特點可以在任何的一個或多個實施例或示例中以合適的方式結合。
儘管上面已經示出和描述了本發明的實施例，可以理解的是，上述實施例是示例性的，不能理解為對本發明的限制，本領域的普通技術人員在不脫離本發明的原理和宗旨的情況下在本發明的範圍內可以對上述實施例進行變化、修改、替換和變型。
權利要求
1.一種非揮發性存儲單元，其特徵在於，包括 第一存儲子單元和第二存儲子單元，用於存儲數據； 放大單元，所述放大單元與所述第一存儲子單元和第二存儲子單元相連，包括首尾相接第一反相器和第二反相器，用於感應和放大讀取電流。
第一讀取控制單元和第二讀取控制單元，所述第一讀取控制單元和第二讀取控制單元與所述放大單元串接，用於控制將放大單元感應的讀取數據輸出到位線；以及均衡電路，所述均衡電路用於提供高電壓的洩放通道。
2.如權利要求2所述的非揮發性存儲單元，其特徵在於，還包括多個放電管，所述放電管的源極接地，用於讀取操作的初期，洩放放電管漏極的電壓，防止由於所述放電管漏極連接的對偶節點電壓的不同而導致讀取數據的錯誤。
全文摘要
本發明提出一種非揮發性存儲單元，包括第一存儲子單元和第二存儲子單元，用於存儲數據；放大單元，所述放大單元與所述第一存儲子單元和第二存儲子單元相連，包括首尾相接第一反相器和第二反相器，用於感應和放大讀取電流；第一讀取控制單元和第二讀取控制單元，所述第一讀取控制單元和第二讀取控制單元與所述放大單元串接，用於控制將放大單元感應的讀取數據輸出到位線；以及均衡電路，所述均衡電路用於提供高電壓的洩放通道。本發明提出一種將讀取管和放大單元的連接方式由並行連接改為串行連接的結構的非揮發性存儲單元，該結構的非揮發性存儲單元能減少靜態消耗的電流。
文檔編號G11C16/02GK102982843SQ20121051868
公開日2013年3月20日 申請日期2012年12月5日 優先權日2012年12月5日
發明者潘立陽, 伍冬, 王立業, 彭亞銳, 李樹龍 申請人:清華大學