以選擇性二進位及非二進位解碼在快閃記憶體中進行檢測和解碼的製作方法

2023-09-22 21:02:45 1

以選擇性二進位及非二進位解碼在快閃記憶體中進行檢測和解碼的製作方法
【專利摘要】本發明提供用於以選擇性的二進位及非二進位解碼在快閃記憶體中進行檢測和解碼的方法和裝置。來自快閃記憶體器件的數據這樣來處理：從快閃記憶體器件的一個或多個頁中獲得多個位的一個或多個讀出值；基於給定的數據模式在特定的模式被從該多個位中讀出時被寫入該多個位的概率而將該多個位的一個或多個讀出值轉換成非二進位對數似然比；並且使用非二進位對數似然比來聯合解碼該多個位，其中頁被獨立地編碼。
【專利說明】以選擇性二進位及非二進位解碼在快閃記憶體中進行檢測和解碼
[0001]相關申請的交叉引用
[0002]本申請是在2010年8月31日提交的，題目為「Methods and Apparatus forStoring Data in a Mult1-Level Cell Flash Memory Device With Cross-Page Sectors,Mult1-Page Coding And Per-Page Coding」 的美國專利申請 N0.12/920，407 的；在 2011年 3 月 14 日提交的，題目為 「Methods and Apparatus for Soft Data Generation inFlash Memories」的美國專利申請N0.13/063,888的；在2011年3月14日提交的，題目為 「Methods and Apparatus for Soft Data Generation for Memory Devices UsingReference Cells」的美國專利申請N0.13/063, 895的；在2011年3月14日提交的，題目為「Methods and Apparatus for Soft Data Generation for Memory Devices UsingDecoder Performance Feedback」的美國專利申請N0.13/063，899 的；在2011 年3 月 14 日提交的，題目為「Methods and Apparatus for Soft Data Generation forMemory DevicesBased on Performance Factor Adjustment」 的美國專利申請 N0.13/063，874 的；以及在 2012 年 12 月 31 日提交的，題目為 「Mult1-Tier Detection and Decoding in FlashMemories」的美國專利申請N0.13/731，551的部分繼續專利申請,每個專利申請均併入本文，以作參考。
【技術領域】
[0003]本發明一般地涉及快閃記憶體器件，並且更特別地涉及用於在此類總體處理延遲小的快閃記憶體器件中減輕噪聲、單元間幹擾(ICI)和其它失真的影響的改進技術。
【背景技術】
[0004]眾多存儲器件，例如，快閃記憶體器件，使用模擬存儲單元來存儲數據。每個存儲單元存儲模擬值，也稱為存儲值，例如，電荷或電壓。存儲值表示存儲於單元內的信息。例如，在快閃記憶體器件內，每個模擬存儲單元典型地存儲一定的電壓。每個單元的可能模擬值的範圍典型地被劃分成閾值區，每個區對應於一個或多個數據位值。數據通過寫入與所期望的一個或多個位對應的標稱模擬值來寫入模擬存儲單元。
[0005]存儲於存儲單元內的模擬值通常會失真。失真典型地由於，例如，後模式依賴性(back pattern (Iependency)(BF1D)'噪聲和單元間幹擾(ICI)。已經提出或建議許多技術，用於通過減小單元間的電容耦合來減輕ICI的影響。雖然存在可用的方法來減小ICI的影響，但是重要的是此類ICI減輕技術不會不必要地損害閃速讀通道的寫讀速度。因而，應避免會引入顯著的固有處理延遲的許多有效的信號處理和解碼技術。但是，上述此類複雜的信號處理技術隨著閃速器件的幾何形狀縮小會降低讀通道設計者的能力以保持足夠的解碼準確度。
[0006]在閃速存儲器件中的最小可寫數據單元稱為頁。頁能夠包含讀通道錯誤校正碼(ECC)的幾個代碼字，代碼字是最小的可讀數據單元。依據頁位到存儲單元電壓的映射，在映射到同一字線的頁內的錯誤當中通常存在顯著的統計相關。因而，已經意識到在多個頁之間進行編碼是有益的。但是，為了在快閃記憶體器件內保持高的寫速度和讀速度，頁典型地在傳輸過程中寫入和解碼，獨立於其它頁。因此需要這樣的ECC設計:頁被獨立地編碼，並且頁在正常操作模式中於傳輸過程中解碼，同時如果發生頁失效，還支持包括多個頁的字線的解碼以提高恢復失效頁的概率。

【發明內容】

[0007]—般地，提供了方法和裝置用於以選擇性的二進位及非二進位解碼在快閃記憶體中進行檢測和解碼。根據本發明的一種實施例，來自快閃記憶體器件的數據這樣來處理:從快閃記憶體器件的一個或多個頁中獲得多個位的一個或多個讀出值；將該多個位的一個或多個讀出值轉換成基於給定的數據圖形在特定的圖形被從該多個位中讀出時被寫入該多個位的概率的非二進位對數似然比；並且使用非二進位對數似然比來聯合解碼該多個位，其中頁被獨立地編碼。
[0008]根據本發明的一個方面的實施例，提供一種用於處理來自快閃記憶體器件的數據的方法，包括:從所述快閃記憶體器件的一個或多個頁中獲得多個位的一個或多個讀出值；基於在特定的模式被從所述多個位中讀出時給定的數據模式被寫入所述多個位的概率，將所述多個位的所述一個或多個讀出值轉換成非二進位對數似然比；以及使用所述非二進位對數似然比來聯合解碼所述多個位，其中所述頁被獨立地編碼。
[0009]根據本發明的上述方法的一個實施例，其中所述可靠性值包括對數似然比、對數似然比的近似以及用於度量位判決的可靠性的可靠性值中的一個或多個。
[0010]根據本發明的上述方法的一個實施例，其中所述頁使用相同的二進位生成矩陣被獨立地編碼。
[0011]根據本發明的上述方法的一個實施例，其中聯合解碼所述多個位的步驟使用具有由單位伽羅華域元素構成的非零元素的單一非二進位奇偶校驗矩陣。
[0012]根據本發明的上述方法的一個實施例，其中所述單一非二進位奇偶校驗矩陣是基於所述二進位生成矩陣。
[0013]根據本發明的上述方法的一個實施例，其中所述非二進位對數似然比包括用於採集單元內相關性的基於存儲單元的伽羅華域值。
[0014]根據本發明的上述方法的一個實施例，其中所述聯合解碼包括伽羅華域非二進位字線匹配的消息傳遞解碼技術。
[0015]根據本發明的上述方法的一個實施例，其中所述方法包括恢復模式，所述恢復模式在如果正常操作模式沒有成功地解碼給定頁的所述多個位中的一個或多個時啟動。
[0016]根據本發明的上述方法的一個實施例，其中所述正常操作模式獨立於其它頁來解
碼每一頁。
[0017]根據本發明的上述方法的一個實施例，其中所述多個頁來自給定的字線。
[0018]根據本發明的上述方法的一個實施例，其中所述多個頁來自不同的字線。
[0019]根據本發明的上述方法的一個實施例，其中在所述特定模式被從所述多個位中讀出時所述給定的數據模式被寫入所述多個位的所述概率是下列項中的一項或多項:從一個或多個表中獲得，基於一個或多個參考單元，基於一個或多個先前解碼的判決，以及基於所述快閃記憶體器件的一個或多個性能因素。
[0020]根據本發明的上述方法的一個實施例，其中在所述特定模式被從所述多個位中讀出時所述給定的數據模式被寫入所述多個位的所述概率從一個或多個表中獲得。
[0021]根據本發明的上述方法的一個實施例，其中所述給定的數據模式包括在給定的存儲單元中的多個位。
[0022]根據本發明的上述方法的一個實施例，其中所述非二進位對數似然比按如下計算，假定特定的模式被從單元中讀出:
[0023]λ CaiIDi=OO I 00) =1g[ρ (00/00) ]-C，λ (ajb^Ol | 00) =log[p (01/00) ] - C;
[0024]λ (ajb^lO | 00) =log[p (10/00) ] - C，λ ^bi=Il | 00) =log[p (11/00) ]-C。
[0025]根據本發明的上述方法的一個實施例，其中在所述特定模式被從所述多個位中讀出時所述給定的數據模式被寫入所述多個位的所述概率是基於一個或多個參考單元。
[0026]根據本發明的上述方法的一個實施例，其中在所述特定模式被從所述多個位中讀出時所述給定的數據模式被寫入所述多個位的所述概率是基於一個或多個先前解碼的判據。
[0027]根據本發明的上述方法的一個實施例，其中在所述特定模式被從所述多個位中讀出時所述給定的數據模式被寫入所述多個位的所述概率是基於所述快閃記憶體器件的一個或多個性能因素。
[0028]根據本發明的上述方法的一個實施例，其中所述方法通過用於在正常模式中執行個體頁的二進位解 碼以及在恢復模式中執行字線內的所述頁的所述非二進位聯合解碼的混合檢測和解碼系統來執行。
[0029]根據本發明的上述方法的一個實施例，其中所述非二進位對數似然比是基於固定的均勻LLR映射或固定的非均勻LLR映射中的一種或多種計算出。
[0030]根據本發明的上述方法的一個實施例，其中所述非二進位對數似然比是基於在多個參考電壓下使用多個電壓讀取重試獲得的軟判決和量化軟判決中的一種或多種計算出。
[0031]根據本發明的另一個方面的實施例，提供一種可觸摸的機器可讀可記錄存儲媒體，用於處理來自快閃記憶體器件的數據，其中一個或多個軟體程序當被一個或多個處理設備執行時，執行根據上述方法的步驟。
[0032]根據本發明的又一個方面的實施例，提供一種快閃記憶體系統，包括:可靠性單元，用於基於在特定的模式被從所述多個位中讀出時給定的數據模式被寫入所述多個位的概率，將來自快閃記憶體器件的一個或多個頁的多個位的一個或多個讀出值轉換成非二進位對數似然比；以及非二進位解碼器，用於使用所述非二進位對數似然比來聯合解碼所述多個位，其中所述頁被獨立地編碼。
[0033]根據本發明的上述快閃記憶體系統的一個實施例，還包括一個或多個二進位LDPC解碼器，用於基於一個或多個二進位LLR來生成一個或多個被恢復的頁。
[0034]根據本發明的上述快閃記憶體系統的一個實施例，其中所述一個或多個二進位LDPC解碼器共用具有所述非二進位解碼器的一個或多個硬體元件
[0035]根據本發明的上述快閃記憶體系統的一個實施例，其中所述非二進位解碼器聯合處理字線的多個頁以生成一個或多個恢復的頁。
[0036]根據本發明的上述快閃記憶體系統的一個實施例，還包括一個或多個二進位編碼器，所述二進位編碼器應用一個或多個非二進位碼來生成一個或多個符號。
[0037]根據本發明的上述快閃記憶體系統的一個實施例，還包括多個二進位編碼器，所述多個二進位編碼器相互共用一個或多個硬體元件。
[0038]關於本發明，以及本發明的更多特徵、方面、實施例和優點的更全面理解可參考下面的【具體實施方式】、權利要求書和附圖來獲得。
【專利附圖】

【附圖說明】
[0039]圖1是結合了根據本發明的檢測和解碼技術的示例性快閃記憶體系統的示意性框圖；
[0040]圖2更詳細地示出了在多級單元(MLC)的快閃記憶體器件中的示例性快閃記憶體單元陣列；
[0041]圖3示出了由於眾多示例性入侵單元(aggressor cell)的寄生電容而存在於目標單元的ICI ；
[0042]圖4是結合了根據本發明的各方面的檢測和解碼技術的快閃記憶體系統的示例性實現方式的示意性框圖；
[0043]圖5是描述示例性的正常模式的檢測和解碼過程的流程圖；
[0044]圖6是描述示例性的二進位恢復模式的檢測和解碼過程的流程圖；
[0045]圖7是描述示例性的可替換的非二進位恢復模式的檢測和解碼過程的流程圖；
[0046]圖8是結合了本發明的各方面的示例性的混合檢測和解碼系統的框圖；
[0047]圖9是結合了本發明的各方面的示例性的混合編碼和解碼系統的簡化框圖；
[0048]圖10示出了在每個字線內具有示例性的LSB和MSB頁的示例性的兩級單元的存儲器件；
[0049]圖11示出了用於記錄指示給定單元值的轉移概率的已校正的字線內統計信息的示例性位轉移概率表；以及
[0050]圖12A和12B示出了在映射LLR中使用的符號獨立映射和符號依賴映射。
【具體實施方式】
[0051 ] 本發明的各個方面涉及信號處理技術，並且更特別地涉及用於在存儲器件(例如，單級單元或多級單元(MLC)的NAND快閃記憶體器件)中減輕ICI和其它失真的檢測和編碼技術。如同本文所使用的，多級單元快閃記憶體包括其中每個存儲單元存儲兩個或更多個位的存儲器。典型地，存儲於一個快閃記憶體單元內的多個位屬於不同的頁。雖然本文示出了使用用於將模擬值存儲為電壓的存儲單元的本發明，但是本發明能夠結合用於快閃記憶體的任何存儲機制(例如，使用電壓或電流來表示所存儲的數據)來使用，這應是本領域技術人員所清楚的。
[0052]本發明的某些方面提供了具有不會不必要地損害閃速讀通道的讀速度的錯誤處理的檢測和解碼技術。根據本發明的一個方面，本發明提供了考慮到在相鄰位之間的錯誤校正的檢測和解碼技術。給定位的對數似然比(LLR)在正常模式下基於給定的數據模式在特定的模式被讀出時被寫入一個或多個位的概率來生成。A對數似然比在正常模式下基於給定的數據模式在特定的模式被從該多個位中讀出時被寫入多個位的概率來生成。如同本文所使用的，術語「ICI減輕」包括ICI及其它失真的減輕。同樣地，術語「LLR」還包括LLR、可靠性值或者可靠性的其它度量的近似。
[0053]根據本發明的一個方面，即使個體頁被獨立地編碼，在快閃記憶體器件中的失效頁也能夠通過在給定的字線中的多個頁的聯合解碼來恢復。本發明的某些方面確認:只要頁使用相同的二進位生成矩陣來編碼，用於解碼的相應個體奇偶校驗矩陣能夠聯結成單個非二進位的奇偶校驗矩陣，假定所有其非零元素都是單位伽羅華域(Galois field)的元素，如同下文所進一步討論的。而且，儘管實例在此僅針對每個字線兩個頁的情形而給出，但是本領域技術人員能夠通過複製二進位LDPC解碼器而將相同的方法應用於每個字線任意多個頁的情形，使得解碼器的數量等於頁的數量。此外，同樣的方法能夠應用於在不同字線中以任何可測量的方式來關聯的任意多個頁。
[0054]在一種示例性的實施例中，給定的頁在正常操作模式期間於傳輸過程中使用與給定頁對應的奇偶校驗矩陣來獨立解碼。如果頁在正常模式期間未能被解碼，則在同一字線中的另外頁也被讀出，並且字線的符號可靠性被生成並被傳遞給LDPC解碼器。在另一種實施例中，當頁在正常模式中未能被解碼時，在當前字線中導致ICI的在其它字線中的另外頁同樣被讀出，並且符號概率被傳遞給LDPC解碼器。根據本發明的另一方面，LDPC解碼器是由於所公開的非二進位奇偶校驗矩陣的結構而支持個體頁解碼和聯合字線解碼兩種解碼的混合解碼器。
[0055]圖1是結合了根據本發明的某些方面的噪聲和ICI減輕技術的示例性快閃記憶體系統100的示意性框圖。如圖1所示，示例性的快閃記憶體系統100包括通過接口 150連接的快閃記憶體控制系統110和快閃記憶體區塊160。示例性的快閃記憶體控制系統110包括快閃記憶體控制器120和讀通道125。而且，讀通道125還包括編碼器/解碼器140、緩存區145和LLR生成塊130。最後，LLR生成塊130還包括ICI減輕塊135。
[0056]如同下文將結合圖4進一步討論的，示例性的快閃記憶體控制器120實現併入本發明的某些方面的一個或多個檢測和解碼過程(將在下文結合圖5-7進一步討論)。
[0057]示例性讀通道125包括編碼器/解碼器塊140和一個或多個緩存區145。應當注意，術語「讀通道」同樣能夠包含寫通道。在可替換的實施例中，編碼器/解碼器塊140和某些緩存區145可以實現於快閃記憶體控制器120之內。編碼器/解碼器塊140和緩存區145可以使用例如已知的市場上可購得的技術和/或產品來實現，這些技術和/或產品在此被調整以提供本發明的特徵和功能。
[0058]一般地，如同下文將結合圖4-7進一步討論的，示例性的LLR生成塊130處理來自快閃記憶體160的一個或多個讀出值，例如，單個位的硬值(hard value)和/或量化的多個位的軟值(soft value)，並且生成應用於解碼器140的LLR值，例如，示例性的低密度奇偶校驗(LPDC)解碼器。
[0059]一般地，如同下文將結合圖4-7進一步討論的，示例性的ICI減輕塊135是在LLR生成塊130中對在生成LLR序列時於物理相鄰的單元之間的幹擾予以考慮的專業化功能。
[0060]示例性的快閃記憶體區塊160包括各自可以使用已知的市場上可購得的技術和/或產品來實現的存儲器陣列170和一個或多個緩存區180。
[0061]在所公開的檢測和解碼技術的各種實施例中，示例性的接口 150可能需要傳遞與常規快閃記憶體系統相關的附加信息，例如，表示與入侵單元相關的信息的值。因而，接口 150可能需要具有比常規快閃記憶體系統中的接口更高的容量或更快的速度。另一方面，在其它實施例中，該附加信息按照會招致附加延遲的順序方式傳遞給快閃記憶體控制器120。但是，那些附加延遲並沒有由於它們罕見的發生而顯著地增加總體延遲。當想要得到附加的容量時，接口 150可以根據例如在2009年6月30日提交的、題目為「Methods and Apparatus forInterfacing Between a Flash Memory Controller and a Flash Memory Array，，的國際PCT專利申請N0.PCT/US09/49328的教導任選地實現，該專利申請N0.PCT/US09/49328全文併入本文，以作參考，這使用例如雙倍數據率(DDR)技術來增加接口 150的信息傳遞能力。
[0062]在寫操作期間，接口 150傳輸程序值以將其存儲於目標單元內，典型地使用頁或字線級訪問技術。對於示例性的頁或字線級訪問技術的更詳細討論，請參見例如在2009年3 月 11 日提交的、題目為「Methods and Apparatus for Storing Data in a Mult1-LevelCell Flash MemoryDevice with Cross-Page Sectors, Mult1-Page Coding and Per-PageCoding」的國際專利申請N0.PCT/US09/36110，該專利申請N0.PCT/US09/36110全文併入本文，以作參考。
[0063]在讀操作期間，接口 150為目標和/或入侵單元傳輸已經從存儲器陣列170中獲得的硬和/或軟讀出值。例如，除了具有目標單元的頁的讀出值之外，在相鄰的字線或者相鄰的偶數或奇數位線中的一個或多個相鄰頁的讀出值也經由接口 150來傳輸。在圖1的實施例中，所公開的檢測和解碼技術在快閃記憶體160之外實現，典型地在為了獲得最小面積而針對邏輯電路優化的處理技術中。但是，這是以必須在接口 150上傳輸的附加入侵單元的數據為代價的。
[0064]圖2更詳細地示出了在多級單元(MLC)的快閃記憶體器件160中的示例性快閃記憶體單元陣列200。如圖2所示，示例性的快閃記憶體單元陣列200每個快閃記憶體單元Ci存儲三個位。圖2示出了一個區塊的快閃記憶體單元陣列的架構，其中每個示例性單元典型地對應於存儲三個位的浮柵電晶體。示例性的單元陣列200包括m個字線和η個位線。典型地，在當前的多頁單元快閃記憶體中，在單個單元內的位屬於不同的頁。在圖2的實例中，每個單元的三個位對應於三個不同的頁，並且每個字線存儲三個頁。在下面的討論中，頁0、1和2被稱為在字線內的下頁層級、中頁層級和上頁層級。
[0065]如上所述，快閃記憶體單元陣列能夠被進一步劃分成偶數頁和奇數頁，其中例如具有偶數編號的單元(例如，在圖2中的單元2和4)對應於偶數頁，而具有奇數編號的單元(例如，在圖2中的單元I和3)對應於奇數頁。在這種情況下，頁(例如，頁0)將含有在偶數單元中的偶數頁(偶數頁0)以及在奇數單元中的奇數頁(奇數頁0)。
[0066]例如，在雙級單元中，每個單元存儲兩個位。在一種示例性的實現方式中，採用其中在單元中的位術語兩個不同的頁的格雷(Gray)映射{11，01，00，10}。在每個單元中的兩個頁的位通常稱為最低有效位(LSB)和最高有效位(MSB)。例如，對於存儲於每個單元兩個位的快閃記憶體單元中的模式01，「1」指的是LSB或下頁，而「O」指的是MSB或上頁。快閃記憶體器件的實驗研究指出:錯誤事件「01」一「10」在器件壽命末期具有相當大的發生概率。此外，基於加性高斯白噪聲(AWGN)模型，MSB頁與LSB頁相比通常展現出較高的比特誤碼率(BER)。因而，已經發現讀取一個頁會提高另一個頁的BER。
[0067]因而，已知:相對於新的快閃記憶體器件，MSB和LSB錯誤在器件壽命末期具有統計相關性。因而，本發明的某些方面在恢復模式中提供在給定字線的LSB和MSB頁的非二進位域上的聯合解碼，同時還能夠在正常模式中於二進位域上獨立地解碼LSB和MSB頁。
[0068]單元間幹擾
[0069]ICI是在單元之間的寄生電容的結果，並且一般地被認為是最突出的失真源之一。圖3示出了由於眾多示例性的入侵單元320的寄生電容而存在於目標單元310的ICI。在圖3中採用下列符號:[0070]WL:字線；
[0071]BL:位線；
[0072]BLo:奇數位線；
[0073]BLe:偶數位線；以及
[0074]C:電容。
[0075]本發明的某些方面認識到ICI是由在目標單元310已經被編程之後被編程的入侵單元320導致的。ICI改變了目標單元310的電壓VU在一種示例性的實施例中，假定了「自下而上(bottom up)」的編程方案，並且在字線i和i+Ι中的相鄰入侵單元導致目標單元310的ICI。在區塊這樣的自上而上編程的情況下，來自下字線1-Ι的ICI被去除，並且高達5個相鄰單元作為入侵單元320對ICI有貢獻,如圖3所示。但是,應當注意,本文所公開的技術能夠泛化為其中來自其它字線(例如，字線i_l)的入侵單元同樣對ICI有貢獻的情形，這是本領域技術人員所清楚的。如果來自字線i_l、i和i+Ι的入侵單元對ICI有貢獻，則要考慮高達8個最近的相鄰單元。如果離目標單元更遠的其它單元對ICI的貢獻是可忽略的，則能夠忽略它們。一般地，入侵單元320通過分析編程順序方案(例如，自下而上的或者偶數/奇數技術)來識別，以識別在給定的目標單元310之後編程的入侵單元320。
[0076]由入侵單元320對目標單元310造成的ICI能夠按照以下示例性的實施例來建模:
=kAV^' J + ])+k ΔΚ。+ 1") +
/C/ χ?xii； I
[0077]t..；
k+ΔΚ(/ + 1』/ + 1)(I)
XV ?XV ?
[0078]其中是入侵單元(w，b)的電壓Vt的變化，是因ICI所致的目標單
元(i, j)的電壓Vt的變化，以及kx、kx和kxy是x、y和xy方向的電容I禹合係數。
[0079]—般地，Vt是表示存儲於單元上的且在讀操作期間獲得的數據的電壓。Vt能夠通過讀操作來獲得，例如，作為在字線中的全部頁都被讀取時具有比每單元存儲的位數更高的精度的，或者在只有字線中的一個頁被讀取時具有兩個或更多個位的軟電壓值，或者作為在字線中的全部頁都被讀取時具有與每單元存儲的位數(例如，3位/單元快閃記憶體的3個位)相同的解析度的量化成硬電壓電平的值，或者在只有字線中的一個頁被讀取時量化成一個硬位的值。
[0080]關於快閃記憶體器件內的失真的更詳細討論,請參見例如J.D.Lee等的「Effects ofFloating-Gate Interference on NAND Flash Memory Cell Operation，，( IEEE ElectronDevice Letters，264-266(2002年 5 月))或者K1-Tae Park等的「A Zeroing Cell-to-CellInterference Page Architecture With Temporary LSB Storing and Parallel MSBProgram Scheme for MLC NAND Flash Memories」 (IEEE J.0f Solid State Circuits，Vol.43，N0.4,919-928 (2008年4月))，每篇文獻均併入本文，以作參考。
[0081]圖4是結合了根據本發明的各方面的檢測和解碼技術的快閃記憶體系統400的示例性實現方式的示意性框圖。如圖4所示，一個或多個讀出值由快閃記憶體160的存儲器陣列170獲得。讀出值可以是例如硬值或軟值。在正常模式中，例如讀出值是針對給定頁中的至少一個位而獲得的。
[0082]在給定的處理模式(例如，正常模式或恢復模式)中，示例性的LLR生成塊420處理來自快閃記憶體160的讀出值，例如，單個位的硬編碼值和/或量化的多個位的軟編碼值，並且生成應用於示例性的LPDC解碼器430的LLR值。由示例性的LLR生成塊420執行的用於每種示例性的檢測和解碼模式的LLR生成將在後面的標題為「LLR生成」的部分進一步討論。
[0083]示例性的快閃記憶體控制器425實現了被併入本發明的某些方面的一個或多個檢測和解碼過程(將在下文結合圖5-7進一步討論)。此外，如同下文將進一步討論的，示例性的LDPC解碼器430處理由示例性的LLR生成塊420生成的LLR，並且提供存儲於硬判決緩存區440內的硬判決。
[0084]如同下文將進一步討論的，示例性的LDPC解碼器430能夠反覆地解碼LLR值，直到例如讀出值被成功地解碼。在LDPC解碼器430內的迭代稱為局部迭代。在這些局部迭代中，LLR正使用消息傳遞算法的一次或多次迭代在LDPC解碼器內部進行更新。此外，如同下文將進一步討論的，在示例性的恢復模式中，示例性的LLR生成塊420和示例性的LDPC解碼器430能夠進行全局迭代，直到讀出值被成功地解碼。在全局迭代中，LLR生成塊420給LDPC解碼器430提供LLR。在LDPC解碼器430之內的局部迭代之後，LDPC解碼器430然後給LLR生成塊420提供已更新的LLR。LLR生成塊420使用這些來自LDPC解碼器430的LLR來計算所更新的LLR，這些更新的LLR被提供給LDPC解碼器430。通過LLR生成塊420和LDPC解碼器430進行的LLR更新的一個循環稱為一次全局迭代。在迭代的檢測和解碼系統中，若干局部和/或若干全局迭代正在被執行，直到與代碼字對應的數據已經被成功地檢測出並被解碼。關於使用局部和全局迭代進行的迭代檢測和解碼的更詳細討論，請參見例如在2011年3月14日提交的、題目「Methods and Apparatus for Soft DataGeneration in Flash Memories」的美國專利申請N0.13/063，888,該專利申請全文併入本文，以作參考。
[0085]圖5是描述結合本發明的某些方面的示例性二進位正常模式的檢測和解碼過程500的流程圖。一般地，在正常模式期間，快閃記憶體160僅提供硬輸出。如上所述，在正常模式期間採用逐頁訪問方案，使得在同一字線中的其它頁上的附加信息不是必要的。此外，LDPC解碼器430不採用全局迭代。因而，如同下文將討論的，二進位LLR使用基於當前頁的觀察數據或錯誤統計信息的計算來獲得。
[0086]如圖5所示，示例性的正常模式檢測和解碼過程500最初在步驟510中獲得來自存儲器陣列170的用於第i頁的硬輸出。其後，該示例性的正常模式檢測和解碼過程500在步驟520中採用LLR生成塊420來將用於第i頁上的第j位的硬輸出映射至LLR值。該映射操作使用查找表或數學運算來實現，其中LLR基於硬輸出來計算。關於用於在正常模式期間進行LLR生成的合適技術的更詳細討論，請參見例如在2012年12月31日提交的、題目為 「Mult1-Tier Detection and Decoding in Flash Memories」 的美國專利申請N0.13/063, 551 ;在2012 年 12 月 31 日提交的、題目為「Detection and Decoding in FlashMemories Using Correlation of Neighboring Bits」 的美國專利申請 N0.13/731，766 ;和 / 或在 2011 年 3 月 14 日提交的、題目為 「Methods and Apparatus for Soft DataGeneration in Flash Memories」的美國專利申請N0.13/063，888,這些專利申請中的每個專利申請均併入本文，以作參考。[0087]第i頁的所生成的LLR值在步驟530中被應用於用於消息傳遞(MP)解碼的LDPC解碼器430。LDPC解碼器430可任選地採用局部迭代560。
[0088]在步驟540中執行測試來確定解碼是否成功。如果在步驟540中確定解碼是成功的，則頁計數i在步驟550中遞增以處理下一頁。但是，如果在步驟540中確定解碼是不成功的，則示例性的正常模式的檢測和解碼過程500結束或者啟動二進位恢復模式600(圖6)或非二進位恢復模式700 (圖7)。
[0089]在快閃記憶體器件160的壽命周期的初期或者對於快閃記憶體器件160內的好區塊，當錯誤一般較不嚴重時，二進位恢復模式600是較快的並且提供足夠的誤碼率性能。但是，在快閃記憶體器件160的壽命周期的末期，或者對於快閃記憶體器件160內的壞區塊，位錯誤更嚴重，並且在同一字線上的頁之間存在更顯著的相關性。因此，非二進位恢復模式700比二進位恢復模式600更可取，因為對於檢測和非二進位解碼都要考慮到錯誤相關性。而且，非二進位恢復模式700同時為同一字線上的所有頁生成硬判決，這在順序讀取的操作模式中是有用的。對於某些情形，例如在快閃記憶體器件160的壽命周期的末期或者對於快閃記憶體器件內的壞區塊，快閃記憶體控制系統可以直接進入非二進位恢復模式700，無需首先嘗試正常模式的檢測和解碼過程500或者二進位恢復模式的檢測和解碼過程600。
[0090]如同下文將結合圖6進一步討論的，當恢復模式600、700結束時，程序控制返回至步驟550以處理下一頁。
[0091]圖6是描述結合了本發明的某些方面的示例性的二進位恢復模式的檢測和解碼過程600的流程圖。一般地，在恢復模式期間，快閃記憶體160僅使用字線(單元)訪問技術來提供硬輸出，在該字線訪問技術中，在字線中的其它頁被讀取。LLR基於來自當前頁i以及在同一字線中的一個或多個別的頁的硬輸出來計算。這些LLR由示例性的二進位恢復模式的檢測和解碼過程600使用。此外，LDPC解碼器430採用一次或多次全局迭代(任選為可編程的)。
[0092]如圖6所示，示例性的二進位恢復模式的檢測和解碼過程600最初獲得用於第i頁(步驟605)的以及在同一字線中的一個或多個其它頁(步驟607)的硬輸出。用於第i頁的硬輸出仍然可以從步驟510中獲得，並且因此可以被重新使用。然後，示例性的第一恢復模式的檢測和解碼過程600在步驟610中基於用於當前的第i頁以及在同一字線中的一個或多個其它頁的硬輸出來計算用於在當前字線中的第i頁的LLR。關於在二進位恢復模式中進行LLR生成的合適技術的更詳細討論，請參見例如在2012年12月31日提交的、題目為 「Mult1-Tier Detection and Decoding in Flash Memories」 的美國專利申請N0.13/063, 551 ;在2012 年 12 月 31 日提交的、題目為「Detection and Decoding in FlashMemories Using Correlation of Neighboring Bits」 的美國專利申請 N0.13/731，766 ;和 / 或在 2011 年 3 月 14 日提交的、題目為 「Methods and Apparatus for Soft DataGeneration in Flash Memories」的美國專利申請N0.13/063，888,這些專利申請中的每個專利申請均併入本文，以作參考。
[0093]第i頁的LLR值在步驟620中被應用於LDPC解碼器430，可任選地使用局部迭代650。
[0094]收斂測試在步驟630中執行以確定解碼是否成功。如果在步驟630中確定解碼是成功的，則頁計數i在步驟640中遞增以在正常模式500中處理下一頁。但是，如果在步驟630中確定解碼是不成功的，則在LLR生成塊420與LDPC解碼器430之間可任選地執行另外的全局迭代660。全局迭代660被執行，直到上述收斂測試指出解碼現在是成功的或者已達到最大允許全局迭代次數。
[0095]然後，如果在步驟630中確定解碼是不成功的並且全局迭代已經完成，則示例性的二進位恢復模式的檢測和解碼過程600在步驟670中聲明當前頁解碼失敗。程序控制則進到步驟640以在正常模式500中處理下一頁。作為選擇，示例性的二進位恢復模式的檢測和解碼過程600啟動非二進位恢復模式700 (圖7)以恢復在過程600中產生解碼失敗的當前頁。
[0096]圖7是描述結合了本發明的某些方面的示例性的非二進位恢復模式的檢測和解碼過程700的流程圖。一般地，在非二進位恢復模式中，快閃記憶體160使用字線(單元)訪問技術來(例如，MSB頁和LSB頁)提供硬輸出或軟輸出為字線中的所有頁。此外，LDPC解碼器430採用一個或多個全局迭代(任選為可編程的)。
[0097]如圖7所示，對於示例性的兩級單元，示例性的非二進位恢復模式的檢測和解碼過程700最初在步驟710中讀取在當前字線中的兩個頁，從而獲得硬讀出值或軟讀出值。其後，過程700在步驟720中生成基於單元的伽羅華域GF (4) LLR，這將在後面標題為「用於恢復模式的非二進位LLR生成」的部分中進一步討論。用於每個單元的示例性的GF (4)多級LLR採集單元內相關性，該單元內相關性然後被傳遞給字線的LPDC解碼器。
[0098]應當注意，示例性的GF (4)代碼被應用於每單元兩個位的快閃記憶體(提供4個不同的符號)，而GF (8)代碼將被應用於每單元三個位的快閃記憶體(提供8個不同的符號)。更一般地，GF (2n)代碼將被應用於每單元η個位的快閃記憶體(提供2η個不同的符號)。如上所述，本發明的某些方面在恢復模式中提供在給定字線的LSB和MSB頁的非二進位域上的聯合解碼，同時還能夠在正常模式中於二進位域上獨立地解碼LSB和MSB頁。如同本文所使用的，術語「非二進位」將應用於其中不同符號的數量大於2的任何多級單元。在其它實施例中，在若干入侵及受害字線中的多個頁的非二進位解碼在更具侵略性的恢復模式中執行，其中如果除了當前字線外還讀取m個入侵字線，則採用GF (2nx(m+1))解碼器來減輕ICI導致的失真。
[0099]用於字線的LSB頁和MSB頁兩者的聯合LLR值在步驟730中被應用於LDPC解碼器430，可任選地使用局部迭代770。如同下文將進一步討論的，示例性的LDPC解碼器430採用GF (4)的非二進位字線的消息傳遞(MP)解碼，或者一般地，在L個頁被聯合解碼時採用GF (21)的MP解碼。關於用於非二進位MP解碼的合適技術的更詳細討論，請參見例如M.C.Davey 和 D.J.C MacKay 的 「Low Density Parity Check Codes over GF (q)，，(IEEECommunications Letters, vol.2,165 - 167 (1998 年 7 月)),該文獻全文併入本文，以作參考。
[0100]在步驟740中執行收斂測試以確定解碼是否成功。如果在步驟740中確定解碼是成功的，則頁計數i在步驟760中遞增以在正常模式500中處理下一頁。但是，如果在步驟740中確定解碼是不成功的，則在LLR生成塊420與LDPC解碼器430之間可任選地執行附加的全局迭代780。全局迭代780被執行直到上述收斂測試指出解碼現在是成功的或者已達到最大允許全局迭代次數。
[0101]然後，如果在步驟740中確定解碼是不成功的並且全局迭代已經完成，則示例性的非二進位恢復模式的檢測和解碼過程700在步驟750中聲明當前頁解碼失敗。程序控制則進到步驟760以在正常模式500中處理下一頁。
[0102]圖8是結合了本發明的某些方面的示例性的混合檢測和解碼系統800的框圖。如同下文將討論的，示例性的混合檢測和解碼系統800在正常模式中執行個體頁的二進位解碼，並且在恢復模式中執行在字線中的頁的非二進位聯合解碼。
[0103]如圖8所示，示例性的混合檢測和解碼系統800處理LSB頁和MSB頁的硬數據810-1、810-2。LSB頁和MSB頁的硬數據810-1、810-2由頁/字線錯誤統計信息收集塊820處理，以收集用於LLR生成的錯誤統計信息，以及用於檢測和解碼。關於對LLR生成和LDPC解碼進行的錯誤統計信息收集的更詳細討論，請參見例如在2011年3月14日提交的、題目為「Methods and Apparatus for Soft Data Generation in Flash Memories，，的美國專利申請N0.13/063, 888，該專利申請全文併入本文，以作參考。
[0104]在正常模式中，LSB頁和MSB頁的硬數據810-1、810_2被獨立處理。多路復用器830在快閃記憶體控制器425的控制之下每次選擇LSB頁和MSB頁的硬數據810-1、810-2之一。二進位LSB/MSB LLR生成器840為正常模式處理硬值810-1、810-2以生成相應的二進位LLR。解復用器860在快閃記憶體控制器425的控制之下將LSB頁和MSB頁的二進位LLR分離開，並且將它們應用於生成恢復的LSB頁的相應的LSB 二進位LDPC解碼器870-1或者生成恢復的MSB頁的相應的MSB 二進位LDPC解碼器870-2。在可替換的實施例中，單個LDPC解碼器被用來基於相應的二進位LLR而生成恢復的LSB或MSB頁，也就是LSB頁和MSB頁共用LDPC解碼器。
[0105]此外，在非二進位的恢復模式中，非二進位的字線LLR生成器850將LSB頁和MSB頁兩者的硬值和/或軟值聯合進行處理LSB頁和MSB頁以生成非二進位LLR。非二進位LLR被應用於字線的非二進位LDPC解碼器880，該非二進位LDPC解碼器880將字線的兩個頁聯合進行處理以生成恢復的LSB頁和MSB頁。在可替換的實施例中，二進位LDPC解碼器870和非二進位LDPC解碼器880可以共用處理功能或處理硬體。
[0106]如圖8所示，全局迭代890在二進位LSB/MSB LLR生成器840和/或非二進位字線LLR生成器850與LSB/MSB 二進位LDPC解碼器870和/或字線非二進位LDPC解碼器880之間執行。
[0107]圖9是結合了本發明的某些方面的示例性的混合編碼和解碼系統900的簡化框圖。如同下文將討論的，示例性的混合編碼和解碼系統900按照與圖8類似的方式在恢復模式中執行(i)個體頁的獨立編碼；以及(ii)在字線中的頁的獨立二進位解碼和/或聯合
非二進位解碼。
[0108]如圖9所示，示例性的混合編碼和解碼系統900處理被應用於各自生成N個位的相應的二進位LDPC編碼器910-1和910-2的K個LSB位和K個MSB位，其中LDPC編碼器910-1和910-2使用完全相同的代碼生成矩陣。所生成的2N個位被應用於生成N個符號的位-符號(B/S)轉換器920。例如，在格雷編碼方案之下，能夠採用下列示例性的位映射:
[0109]00 —O —5βν
[0110]01 — I —3βν
[0111]10 — 2 — β V
[0112]11 —3 —-βν
[0113]在非二進位恢復模式中，在快閃記憶體通道的等價通信模型內，該N個符號通過AWGN通道930來傳輸，並被量化以生成N個噪聲符號(noisy symbol )0 LLR生成器940將那些量化的N個符號映射成N個GF (4)LLR，該N個GF (4) LLR由用於處理該N個GF (4) LLR的非二進位LDPC解碼器950解碼以生成N估計的符號。
[0114]該N個估計的符號被應用於符號-位(S/B)轉換器960，該符號-位(S/B)轉換器960生成N估計的LSB位和N個估計的MSB位。
[0115]在圖9中的示例性實施例使用兩個二進位編碼器將非二進位代碼有效地應用於每單元兩個位的快閃記憶體，並且每個符號含有2個位。對於每單元η個位的快閃記憶體，η個編碼器應用非二進位代碼，其中每個符號當在恢復模式700中解碼時有效地含有η個位，然而如果正常模式500被應用，則該η個位中的每個位都被單獨解碼。
[0116]由於頁由二進位LDPC編碼器910-1和910_2獨立寫入，因而不需要會限制在頁間應用錯誤校正碼的競爭方案的可用性的較大的緩存區或附加的延遲。由於伽羅華域元素在LDPC代碼構建期間的矩陣映射的方案(該方案將在下文進一步討論)，非二進位LDPC解碼器同樣能夠與個體二進位LDPC解碼器一起共用大多數硬體。最後，同樣由於該硬體共用，解碼器面積類似於二進位組成解碼器。
[0117]為了說明非二進位LDPC碼的伽羅華域元素是如何從寫入快閃記憶體的二進位LDPC碼產生的，圖10示出了在每個字線內具有示例性的LSB或下頁1010和MSB或上頁1020的示例性的每單元兩個位的存儲器件1000。如圖10所示，每個單元(例如，單元a、b和c)包括LSB位(例如，LSB位aL、bL和cL)和MSB位(例如，MSB位aM、bM和cM)。
[0118]如上所述，本發明的某些方面確認:假定所有其非零元素都是單位伽羅華域元素(unity Golois field element),則只要頁通過相同的二進位生成矩陣來編碼,用於解碼的相應個體奇偶校驗矩陣就能夠聯結成單個非二進位奇偶校驗矩陣。
[0119]對於圖10的LSB位和MSB位，二進位LSB的LDPC奇偶校驗方程能夠表示如下:
[0120]
【權利要求】
1.一種用於處理來自快閃記憶體器件的數據的方法，包括: 從所述快閃記憶體器件的一個或多個頁中獲得多個位的一個或多個讀出值； 基於在特定的模式被從所述多個位中讀出時給定的數據模式被寫入所述多個位的概率，將所述多個位的所述一個或多個讀出值轉換成非二進位對數似然比；以及 使用所述非二進位對數似然比來聯合解碼所述多個位，其中所述頁被獨立地編碼。
2.根據權利要求1所述的方法，其中所述可靠性值包括對數似然比、對數似然比的近似以及用於度量位判決的可靠性的可靠性值中的一個或多個。
3.根據權利要求1所述的方法，其中所述頁使用相同的二進位生成矩陣被獨立地編碼。
4.根據權利要求1所述的方法，其中所述非二進位對數似然比包括用於採集單元內相關性的基於存儲單元的伽羅華域值。
5.根據權利要求1所述的方法，其中所述方法包括恢復模式，所述恢復模式在正常操作模式沒有成功地解碼給定頁的所述多個位中的一個或多個時啟動。
6.根據權利要求1所述的方法，其中在所述特定模式被從所述多個位中讀出時所述給定的數據模式被寫入所述多個位的所述概率是下列項中的一項或多項:從一個或多個表中獲得，基於一個或多個參考單元，基於一個或多個先前解碼的判決，以及基於所述快閃記憶體器件的一個或多個性能因素。
7.根據權利要求1所述的方法，其中所述方法通過用於在正常模式中執行個體頁的二進位解碼以及在恢復模式中執行字線內的所述頁的所述非二進位聯合解碼的混合檢測和解碼系統來執行。
8.—種快閃記憶體系統,包括: 可靠性單元，用於基於在特定的模式被從所述多個位中讀出時給定的數據模式被寫入所述多個位的概率，將來自快閃記憶體器件的一個或多個頁的多個位的一個或多個讀出值轉換成非二進位對數似然比；以及 非二進位解碼器，用於使用所述非二進位對數似然比來聯合解碼所述多個位，其中所述頁被獨立地編碼。
9.根據權利要求8所述的快閃記憶體系統，還包括一個或多個二進位LDPC解碼器，用於基於一個或多個二進位LLR來生成一個或多個被恢復的頁。
10.根據權利要求8所述的快閃記憶體系統，還包括多個二進位編碼器，所述多個二進位編碼器相互共用一個或多個硬體元件。
【文檔編號】G11C29/42GK103971751SQ201410042712
【公開日】2014年8月6日 申請日期:2014年1月29日 優先權日:2013年1月31日
【發明者】A·H·S·阿赫西恩, 李宗旺, E·F·哈拉特什, L·丹簡 申請人:Lsi公司