InAlN/GaN異質結有源區的埋層結構和激活方法
2023-10-05 19:35:34 1
專利名稱：InAlN/GaN異質結有源區的埋層結構和激活方法
技術領域：
本發明涉及一種InAIN/GaN異質結有源區的埋層結構和激活方法，屬於半導體微電子設計製造領域。
背景技術：
IniUGa/GaN異質結器件，如InAIN/GaN HEMT，具有優異的微波性能及良好的耐高溫性能，已得到了廣泛研究。InAKia/GaN異質結器件伴隨著技術的成熟，下一步發展方向是InMGa/GaN異質結器件與其他半導體器件的集成，這會涉及到InAIN/GaN異質結器件有源區深埋。由於極化效應在InAIN/GaN異質結處形成二維電子氣，電子來源於半導體表面。 因此，在InAIN/GaN異質結器件材料結構上面生長InAlN (UID)，當厚度大於一定厚度時， InAIN/GaN異質結處形成二維電子氣濃度會急劇減小，材料的方塊電阻增大，形成半導體表面的電絕緣。對上述材料最上面的InAlN層進行刻蝕(含幹法或溼法刻蝕)，可以使InAlN/ GaN異質結器件有源區激活，恢復InAIN/GaN異質結中二維電子氣濃度。目前，存在InAIN/GaN異質結器件有源區深埋刻蝕激活工藝難題，刻蝕深度難以精確控制，刻蝕過程對InAIN/GaN異質結器件有源區的影響較大。
發明內容
本發明要解決的技術問題是提供一種精確控制刻蝕深度的InAIN/GaN異質結有源區的埋層結構和激活方法，為將來實現hxAlN/GaN HEMT與其他半導體器件的集成提供了一條新技術路線。本發明所採取的技術方案之一是
一種InAIN/GaN異質結有源區的埋層結構，包括的半導體層、hxAlN/GaN異質結和半絕緣襯底，其特徵在於還包括緩衝層、刻蝕終止層；所述hxAlN /GaN異質結中h的組分為 0 1 ；所述半絕緣襯底、hxAlN/GaN異質結、刻蝕終止層、緩衝層和半導體層的厚度大於 oA，由下至上依次排列。所述的半絕緣襯底、InxAlN/GaN異質結、刻蝕終止層、緩衝層和半導體層的摻雜情況為ID或UID。所述半導體層的組分至少由In、Al、N、Ga兩種元素組成。所述半導體層的為單層或多層結構。所述InxAlN AiaN 異質結中 0 < χ < 1。 所述刻蝕終止層的材料為InxGaN或IniUGaN或AlxGaN, 0彡X < 1。所述緩衝層的材料為hxAlN，0 < χ < 1。技術方案之二是
一種集成用InAIN/GaN異質結器件深埋激活方法，其特徵在於所述方法的工藝步驟
為a、刻蝕半導體層根據半導體材料的性質選擇溼法或幹法或溼法幹法混合技術刻蝕半導體層；
b、刻蝕緩衝層採用化學溼法刻蝕緩衝層。採用上述技術方案所產生的有益效果在於
1、本發明提出的埋層結構實現了 InAlN/GaN HEMT異質結器件與其他半導體器件(其組分含h、Al、fei、N元素)的連接，將不同器件集成在一個晶圓片上。為將來實現hxAlN/GaN HEMT與其他半導體器件(半導體由In，Ga, Al，N至少兩種元素以上組成)的集成提供了一條新技術路線，具有良好的商業應用前景。2、用幹法或溼法或混合的方法刻蝕到緩衝層，然後再用鹼性腐蝕液選擇刻蝕緩衝層，使刻蝕停止在刻蝕終止層上，實現刻蝕深度的精確控制。3、刻蝕過程對InAlN/GaN異質結器件有源區的影響減小，解決了 InAlN/GaN異質結器件有源區深埋刻蝕激活的工藝難題。
圖1 InAlN/GaN異質結的埋層結構示意圖； 圖2刻蝕完半導體層後的示意圖3刻蝕完緩衝層後的示意圖。1半導體層2緩衝層3刻蝕終止層4 InAlN/GaN異質結5半絕緣襯底。
具體實施例方式實施例1 (參考附圖1)(本發明的InAlN/GaN異質結有源區深埋激活的結構) 一種hAlN/GaN異質結有源區的埋層結構，包括半導體層1、InAlN/GaN異質結4和半
絕緣襯底5，其特徵在於還包括緩衝層2、刻蝕終止層3 ；所述InAlN /GaN異質結4中h的組分為0. 17 ；所述半絕緣襯底5、InAlN/GaN異質結4、刻蝕終止層(1θΑ) 3、緩衝層(5000A) 2和半導體層1 (大於OA) 1，由下至上依次排列。所述半絕緣襯底5、InAlN/GaN異質結4、刻蝕終止層3、緩衝層2和半導體層1的摻雜情況為ID或UID。所述半導體層的組分至少由Al、N、( 兩種元素組成。所述半導體層的為單層或多層結構。所述InAlN AiaN 異質結中的材料為 hxAlN /GaN, x=0. 17。所述刻蝕終止層的材料為GaN。所述緩衝層的材料為hxAlN，x=0. 17。實施例2 (參考附圖2-4)(本發明的集成用InAlN/GaN異質結器件深埋激活方法) 一種集成用InAlN/GaN異質結器件深埋激活方法，其特徵在於所述方法的工藝步驟
為
a、刻蝕半導體層根據半導體材料的性質選擇溼法或幹法刻蝕半導體層；
b、刻蝕緩衝層採用化學溼法刻蝕緩衝層。在Si或SiC或sapphire或GaN上生長InAlN/GaN異質結的埋層結構，生長方式為MOCVD或MBE或其他合理的生長方式。
InAlN/GaN異質結4中h的組分為0. 17時，InAlN與GaN晶格常數匹配，不受臨界厚度的限制，理論上可以進行任意厚度的組合生長。由於極化效應在InAlN/feN異質結4 處形成二維電子氣，電子來源於半導體表面。因此，在InAlN/GaN異質結4器件材料結構上面生長InAlN (UID)，當厚度大於一定厚度時，InAlN/GaN異質結4處形成二維電子氣濃度會急劇減小，材料的方塊電阻增大，形成半導體表面的電絕緣。對上述材料最上面的InAlN 層進行刻蝕(含幹法或溼法刻蝕)，可以使InAlN/GaN異質結器件有源區激活，恢復InAlN/ GaN異質結中二維電子氣濃度。為了實現刻蝕深度的精確控制，消除幹法刻蝕的損傷，在InAlN/GaN異質結4器件材料結構上面先生長刻蝕終止層3如InxGaN (0彡X < 1)或IniUGaN或AlxGaN (0彡X < 1)等，再生長InAlN層。把這個InAlN層作為緩衝層2，再生長其他半導體結構(該結構中半導體的組分至少由In、Al、N、( 兩種元素組成)。用幹法或溼法或混合的方法刻蝕到 InAlN層，然後再用鹼性腐蝕液選擇刻蝕InAlN層，使刻蝕停止在刻蝕終止層3上，實現刻蝕深度的精確控制。通常刻蝕半導體層1採用幹法刻蝕，刻蝕過程中的掩蔽可以使用光刻膠等其他常用的方法。幹法刻蝕會對下面的半導體造成刻蝕損傷，緩衝層2作為刻蝕損傷的犧牲層，以保護InAlN/GaN異質結器件有源區不受幹法刻蝕的影響。緩衝層2較厚，典型值為5000 A, 可以起到半導體層1刻蝕工藝中刻蝕深度精度控制的緩衝。刻蝕層緩衝層2時採用化學溼法刻蝕終止技術，用鹼性腐蝕液氫氧化鈉或氫氧化鉀刻蝕，對InAlN刻蝕較快，而對刻蝕終止層3中給出的材料如GaN刻蝕極慢或不刻蝕，使縱向刻蝕停止，從而實現刻蝕深度的精確控制。在刻蝕臺階的上面可進行其他種類半導體器件製作，半導體的組分至少由h、Al、 N、Ga兩種元素組成，完成器件集成。本發明中使用的幹法刻蝕和溼法刻蝕為本領域常用技術，在此不進行詳細敘述。
權利要求
1.一種InAlN/GaN異質結有源區的埋層結構，包括半導體層(1)、hxAlN/GaN異質結 (4)和半絕緣襯底(5)，其特徵在於還包括緩衝層(2)、刻蝕終止層(3);所述^ixAlN /GaN異質結(4)中χ的取值為0 1 ；所述半絕緣襯底(5)UnxAlN/GaN異質結(4)、刻蝕終止層(3)、 緩衝層(2)和半導體層(1)的厚度大於0A，由下至上依次排列。
2.根據權利要求1所述的InAlN/GaN異質結有源區的埋層結構，其特徵在於所述半絕緣襯底(5)、hxAlN/GaN異質結(4)、刻蝕終止層(3)、緩衝層(2)和半導體層(1)的摻雜情況為ID或UID。
3.根據權利要求1所述的InAlN/GaN異質結有源區的埋層結構，其特徵在於所述半導體層(1)的組分至少由Al、N、( 兩種元素組成。
4.根據權利要求1所述的InAlN/GaN異質結有源區的埋層結構，其特徵在於所述半導體層(1)為單層或多層結構。
5.根據權利要求1所述的InAlN/GaN異質結有源區的埋層結構，其特徵在於所述 InxAlN AiaN 異質結(4)中 0 < χ < 1。
6.根據權利要求1所述的InAlN/GaN異質結有源區的埋層結構，其特徵在於所述刻蝕終止層(3)的材料為InxGaN或InAlGaN或AlxGaN, 0彡X < 1。
7.根據權利要求1所述的InAlN/GaN異質結有源區的埋層結構，其特徵在於所述緩衝層(2)的材料為hxAlN，0 < χ < 1。
8.根據權利要求1所述的hAlN/GaN異質結有源區埋層結構的器件深埋激活方法，其特徵在於所述方法的工藝步驟為a、刻蝕半導體層根據半導體材料的性質選擇溼法或幹法或溼法幹法混合技術刻蝕到緩衝層；b、刻蝕緩衝層採用化學溼法刻蝕緩衝層。
全文摘要
本發明公開了一種InAlN/GaN異質結有源區的埋層結構和激活方法，所述埋層結構包括由下至上依次排列的半絕緣襯底、InxAlN/GaN異質結、刻蝕終止層、緩衝層和半導體層。所述激活方法為用幹法或溼法或乾濕混合的方法刻蝕到InAlN層，然後再用鹼性腐蝕液選擇刻蝕InAlN，使刻蝕停止在刻蝕終止層上，實現刻蝕深度的精確控制。本發明實現了InAlN/GaNHEMT異質結器件與其他半導體器件(其組分含In、Al、Ga、N元素)的連接，將不同器件集成在一個晶圓片上。為將來實現InxAlN/GaNHEMT與其他半導體器件(半導體由In，Ga，Al，N至少兩種元素以上組成)的集成提供了一條新技術路線。
文檔編號H01L21/02GK102299175SQ201110250158
公開日2011年12月28日 申請日期2011年8月29日 優先權日2011年8月29日
發明者邢東 申請人:中國電子科技集團公司第十三研究所