指令處理電路的製作方法

2023-10-04 02:11:59

專利名稱：指令處理電路的製作方法
技術領域：
本發明涉及一種指令處理電路，涉及在這種指令處理電路中指令的解碼以及處理指令的方法。
計算機通常設計成能執行程序指令，其中每個指令指定至少一個應該由計算機執行的操作(例如加法，或從存儲器加載)和應該提供給該操作的一個或多個操作數。為了處理所述指令，計算機包含將所述操作應用到所述操作數的執行電路。所述執行電路具有控制輸入端來控制它處理它的操作數的方式，例如所述執行電路是否加上或減去操作數，或所述執行電路是否應用逐位的(bit-by-bit)邏輯操作到所述操作數，諸如邏輯與或邏輯或，或者移位操作，或所述執行電路是否在存儲器中存儲操作數等等。
指令解碼器用來將所述指令轉變為用於所述執行電路的控制信號。通常，當前指令處理器具有流水線設計，其允許在響應於先前指令處理所述操作數的同時對指令進行解碼。在此情況下，所述指令處理器包含由流水線寄存器和計時電路耦合的多個級，其使得每個流水線寄存器都能獲取前一級的輸出並將該輸出作為輸入提供隨後級。在此類型的流水線電路中，解碼器級包含指令解碼器以及執行級包括執行電路。
對於處理器設計而言，降低功耗越來越重要。用來降低功耗的許多方法目的都在於避免操作數數據的不必要複製。由Hema Kapadia，Giovanni de Micheli以及Luca Benini寫的標題為″Reducing Switching Activity on Datapath Buses withControl-Signal Gating″的文章描述了多個方法。例如，時鐘門是一種常用的方法，其避免使用時鐘信號，並防止數據被載入寄存器。這樣節省了能量，首先是因為將所述數據加載到寄存器中不需要功率，其次是因為避免了在從所述寄存器接收數據的電路中的邏輯變換(通常叫做″切換″)。另一個方法是使用保護評估，其將啟動的透明鎖存器放置在可選擇地被關閉的數據處理模塊的輸入端。另一種方法是使用控制信號門，其禁止了會引起不必要的數據變化的控制信號變換，例如通過如下方式如果所述輸出端的信號不被需要，則阻止多路復用器將數據通過的輸入改變為輸出。類似方法包括「總線—區段」，其將數據總線劃分成為區段並允許數據中的變化只傳送到那些真正需要數據的區段。
通常，由處理器執行的指令通過時鐘門、保護評估、控制信號門、總線區段等等來控制哪裡的操作數數據的複製被阻止。根據所述指令，它確定哪些數據處理電路將不需要操作數數據並阻止了在這些電路中的切換。對於每個新的指令，可以為此目的選擇新的數據處理電路。
通常每個指令都需要指令解碼。上述沒有一個方法解決了指令解碼涉及的功耗問題。
其中，本發明的目的在於減少由於指令解碼所導致的功耗。
依照本發明的指令處理器在權利要求1中闡明。依照本發明，通過對於各個類型指令，將指令解碼器分組成為多個並行子解碼器分支，並凍結被選子解碼器的輸入，以使新的指令信息不能傳到那些子解碼器來節省功率，該子解碼器是根據指令類型由預先解碼器選擇的。通常將多個子解碼器耦合到執行電路的相同控制輸入端，根據所述指令的類型激活所選子解碼器來控制執行電路的輸入端。
在使用流水線處理器的一個實施例中，凍結電路(freezing circuit)在一個流水線指令周期內在凍結和傳遞之間轉換，在那個指令周期期間的預先解碼之後以及在來自在解碼級前的流水線寄存器的信號的影響到達子解碼器電路以前。這樣不需要額外的流水線級用於凍結。然而，在可替代的實施例中，使用單獨的流水線級，並且凍結電路有效地形成流水線寄存器。
在進一步的實施例中，凍結電路包括傳遞來自輸入端或來自反饋寄存器的數據的多路復用器，所述反饋寄存器捕獲並凍結多路復用器的輸出。這樣，凍結是在解碼器中實現而沒有在關鍵路徑中引入額外的寄存器。
在一個實施例中，由第一子解碼器子解碼的第一類型指令包括具有絕對地址的存儲器訪問指令，以及由第二子解碼器子解碼的第二類型指令包括具有索引地址的存儲器訪問指令。儘管這些類型指令的部分解碼包括相同處理，但所述地址計算是由不同子解碼器執行，因此通過有選擇地只激活這些解碼器的其中一個來降低功耗。
在另一個實施例中，所述執行電路包括具有算術部分和邏輯部分的ALU電路以及第一和第二操作數凍結電路(46)，第一和第二操作數凍結電路(46)耦合在操作數源(分別為算術部分和邏輯部分)之間，並可操作根據是否執行算術指令或邏輯指令來選擇地凍結或傳遞操作數。因為已經發現所述算術和邏輯電路是基本上分離的，由於可以避免依靠在所述算術和邏輯電路中的信號變換的不必要操作數，因此發現能用來降低功耗。
本發明的這些以及其它目的和有利方面將利用如下附圖通過非限制性的實例來更詳細地描述。


圖1示出了指令處理電路；圖1a示出了流水線級的結構；圖2示出了凍結電路；圖3示出了另一指令處理電路；圖4示出了指令執行電路；圖1示出了指令處理電路，包括指令源10、計時電路11、解碼器級12、執行級14、寫入級16和寄存器文件18。指令源10具有耦合到解碼器級12的指令輸出端。解碼器級12具有耦合到寄存器文件18的操作數選擇輸出端和耦合到執行級14的解碼輸出端。寄存器文件18具有耦合到執行級14的操作數輸出端。執行級14具有耦合到寫入級16的結果輸出端。寫入級16具有耦合到寄存器文件18的寫入埠的輸出端。計時電路11具有耦合到指令源10、解碼器級12、執行級14和寫入級16的計時控制輸出端。
指令源10通常包含指令存儲器(未示出)和用於在所述指令存儲器中尋址指令的程序計數器(未示出)。在此情況下，所述指令是從所述指令存儲器提供到解碼器級12。
解碼器級12包含耦合到多個並行解碼器分支的預先解碼器120，每個分支包含凍結電路121和額外解碼器122。額外解碼器122的輸出端經由多路復用電路124耦合到執行級14的輸入端。這種多路復用電路可以實現為例如從被選輸入端輸出信號的複製的邏輯電路，或，如果在沒激活的額外解碼器124的輸出端上的邏輯電平可以被預測，則可以實現為從額外解碼器122接收輸入的與或或電路，此外如果三態輸出用於所述額外解碼器124，則可實現為額外編碼器122的輸出端到執行級14的公用輸入端的直接連接。
在操作中，指令源10產生指令並連續地將所述指令應用到解碼器級12。解碼器級12從所述指令提取操作數寄存器地址並將它們應用到寄存器文件18。解碼器級12也解碼所述指令並將解碼的信息應用到執行級14。執行級14利用從寄存器文件18接收的操作數，執行由所述指令選擇的操作並產生應用到寫入級16的結果。寫入級16將所述結果寫回由所述指令指定的寄存器中的寄存器文件18。電路以流水線方式工作，各級並行執行應用各自連續指令的它們各自的功能。為此目的，計時電路11基本上同時計時指令源10、解碼器級12、執行級14和寫入級16來在每次執行周期結束時加載新的信息到該級的輸入端的寄存器(未示出)中。
圖1a示出了流水線級的結構的實例，其可以用於例如具有流水線寄存器100、功能電路102和操作數寄存器104的執行級。流水線寄存器100接收從指令導出的控制數據並將這個數據傳遞到所述功能電路102。部分控制數據(例如，結果寄存器的地址)可以直接傳送到下一個流水線級。操作數寄存器104接收操作數數據並傳遞這個數據到功能電路102。功能電路102產生結果數據並可選擇性地用於隨後級的控制數據。流水線寄存器100和操作數寄存器104利用該級的時鐘信號CLK計時，該時鐘信號選擇加載數據的時間。可以理解的是，類似結構可以用於每個流水線級，但取決於所述級的類型，操作數寄存器1004可以省略並且一些類型的級產生控制數據而其它不產生。
額外解碼器122起子解碼器的功能，執行一部分解碼指令，每個額外解碼器執行只需要部分解碼的指令類型的那一部分。
只激活解碼器級12的一部分來解碼所述指令。預先解碼器120根據每個指令確定應該使用哪個分支121、122來執行所述指令的進一步(子)解碼。預先解碼器120將來自指令的信息(可選擇性地從所述指令預先解碼)提供給所述分支121、122。然而，在額外解碼器122的輸入端替換來自先前指令的信息以前，預先解碼器120確定應使用哪個分支來解碼所述指令。隨後，預先解碼器120用信號通知其他分支的凍結電路121保持提供給其他分支的信息不變，等於所述先前提供的信息。只有被選分支的凍結電路121允許傳遞相對於先前指令的變化。儘管已經示出的預先解碼器120的單獨輸出端連接至凍結電路121，但應該理解的是，當不同的額外解碼器122需要相同的控制數據時，實際上其中一些或所有凍結電路121都可以具有用於額外解碼器122的控制數據的共享輸入端。
圖2示出了凍結電路121的實施例。在示例中，凍結電路121包含多路復用器20和寄存器22。多路復用器20具有耦合到預先解碼器120(未示出)的選擇輸出端的選擇輸入端24，耦合到預先解碼器120的指令信息輸出端的第一數據輸入端和耦合到寄存器22的輸出端的第二數據輸入端。多路復用器20具有耦合到所述凍結電路121所屬的分支的額外解碼器122(未示出)並且耦合到寄存器22的輸入端的輸出端。
在操作中，當預先解碼器120用信號通知信息不應該被凍結時，多路復用器20將指令信息從預先解碼器120(未示出)傳遞到額外解碼器122(未示出)，以及當預先解碼器120用信號通知信息應被凍結時，多路復用器20將信息從寄存器22傳遞到額外解碼器122(未示出)。當計時電路11計時級12、14、16來加載新信息時，寄存器22通常從計時電路11接收時鐘信號來在執行周期結束時從寄存器22的輸入端加載信息。這樣只有在該級中的寄存器22的內容傳遞數據變化。
然而應當理解，在可替代的實施例中，可以使用不同加載時間點(例如通過延遲時間來延遲解碼器級的輸入端的時鐘信號獲得，所述延遲時間對應於確定將使用哪個額外解碼器122所需要的時間)，或新數據到寄存器22中的加載可以在數據被凍結的那些凍結電路中一起被抑制。類似地，替代圖2的電路，例如可以使用透明/保持鎖存器，例如如果不使用接下來的額外解碼器122則其保持在保持模式，以及如果使用接下來的額外解碼器那麼其被切換到透明模式。然而，此方案通常比圖2的方案稍微慢一些，因此可能需要較長指令周期時間。
設置預先解碼器120以便在執行周期的開始提供凍結所述信息的信號給凍結電路121。一旦預先解碼器120已經確定哪個分支121，122應該傳遞指令信息，預先解碼器120改變所述分支的凍結電路121的控制信號來允許傳遞新的信息。通常，這些發生在執行周期開始以後具有一些延遲，並在執行周期結束以前的一些時間。這樣，其他分支的功率消耗降低了。
多路復用電路124將解碼指令信息從所選擇的分支傳遞到執行級14以便可以在下一個執行周期的執行期間使用。
儘管已經示出了其中解碼發生在單流水線級的實例，應該理解的是，在不偏離本發明的情況下可以使用多級解碼器，因此指令的連續解碼步驟發生在連續解碼級的連續執行周期中。在此情況下，在相同解碼級的先前部分已經能夠確定應該使用哪個分支之後，凍結電路121可以在解碼級的內部，即它們可以利用在執行周期開始以後的延遲從凍結轉換到傳遞。
作為選擇，可以使用在解碼級的輸入或輸出端的凍結電路，因此在前一級的控制之下，凍結或傳遞基本上發生在指令周期開始時。在此情況下，凍結電路121在額外解碼器122的前面有效地形成流水線寄存器。除了圖2的凍結電路，可以使用常規的寄存器以及所述凍結寄存器可以與其他流水線寄存器一起計時。與常規的流水線寄存器的差別在於取決於預先解碼的結果而禁止部分凍結電路的更新，並且如果它們隨後的額外解碼器122需要相同控制數據，那麼一個或多個凍結電路可以具有共享輸入端以能夠凍結可選擇地用於不需要激活的那些額外解碼器122的控制數據，同時將相同控制數據傳遞到有效的額外解碼器122。然而，這在分支的選擇上提供了較少的靈活性。
在應用本發明的實例中，所述指令包括存儲器訪問指令，其由執行級14通過訪問存儲器電路執行。存儲器訪問指令通常包括加載(LOAD)和存儲(STORE)指令，並在所述存儲器電路中指定應該加載或存儲數據的地址。不同訪問指令可以以不同的方法指定所述地址，例如作為包含在指令中的文字地址(其稱為絕對尋址)，或通過參考包含所述地址(其稱為索引尋址)的寄存器，或甚至是參考寄存器和文字地址的組合，其應該添加到寄存器的內容之中來獲得地址。
圖3示出了支持存儲器訪問指令的指令執行電路。與圖1相比，增加了耦合到執行級14的存儲電路30。寄存器文件18的輸出端已經耦合到額外解碼器122的其中一個，以及單獨的流水線級32已經插入到指令源10和用於執行部分預先解碼的解碼級12之間。
在操作中，如果提供存儲器訪問指令，則所述電路根據所述尋址類型確定所述存儲器訪問指令是否使用絕對尋址或索引尋址，一個額外解碼器122或另一個被使用，並且到另一個額外解碼器122的已解碼指令信息輸入被凍結以便降低功耗。當索引尋址被使用時，對應的額外解碼器122從寄存器文件18接收數據，從該數據得出地址並且提供所述地址到執行級14。當絕對尋址被使用時，所述對應的額外解碼器122從所述指令接收地址信息，從該地址信息得出地址並且提供所述地址到執行級14。
圖4示出了執行級，或至少是執行級的算術/邏輯部分的實例。所述執行級包含算術單元40和邏輯單元42。算術單元40和邏輯單元42的每個經由各自的一對操作數凍結電路46耦合到一對操作數輸入端45。所述算術單元40和邏輯單元42的輸出端經由多路復用電路48耦合到執行級的結果輸出端。已解碼指令輸入端43耦合到操作數凍結電路46、算術單元40、邏輯單元42、多路復用電路48的控制輸入端以及執行級的結果寄存器地址輸出端。
算術單元40設置為至少執行加法，並且優選地減法和/或產生多位結果的其它算術操作，其中一個或多個位取決於來自每個輸入端操作數的一個以上位，通常作為在不同有效級的位之間進位或借位的結果。邏輯單元42設置為執行邏輯運算，諸如產生結果的逐位與(bit-wise AND)或逐位或，其中每個結果位只取決於來自每個輸入操作數的一個輸入位。
在操作中，操作數凍結電路46接收控制信號根據是否執行算術或邏輯指令來凍結算術單元40或邏輯單元42的操作數輸入。這會降低功耗。算術單元40或邏輯單元42接收控制選擇信號來選擇應該執行的指令(例如加法或減法，逐位與或逐位或)。優選的是，也在指令周期中凍結提供給所述算術單元40或邏輯單元42的指令信號(在該指令周期中不使用任一個)以便進一步降低功耗。可以理解，凍結或傳遞的選擇可以設置為在執行級的執行周期開始時發生以提供簡單的計時設計。在另一個實施例中，將操作數和/或指令提供給算術單元40和邏輯單元42的所選之一的解鎖可以相對於執行級的指令周期開始有一延遲而發生，以便允許在所述執行級中進行預備處理。
儘管已經利用特定的實施例舉例說明了本發明，應當理解本發明不局限於這些實施例。例如，儘管本發明已經描述用於流水線處理器，將理解的是，凍結還可以應用在其操作不是流水線的處理器，或應用在諸如使用握手通信的異步處理器之類的非集中計時的處理器。同樣，儘管在算術單元和邏輯單元前面的單獨操作數凍結優選地與指令信息的凍結結合使用，應該了解到前者還可以在沒有後者的情況下使用。
此外，儘管已經給出使用多路復用電路124的實例，因此來自不同額外解碼器122的解碼信息被提供給執行級14的相同輸入端，應當理解的是，可選地，不同額外解碼器122可以提供解碼結果到執行級的不同部分。
從不同額外解碼器122提供解碼信息到執行級14的相同輸入端具有如下好處，即可以為需要在執行級14使用相同硬體的不同類型的指令(其利用不同額外解碼器122部分地解碼)節省功率。絕對和索引尋址指令的情況只是這種指令的一個實例。其它實例包括不同類型的混合算術指令(例如複數算術指令)。來自部分或所有額外解碼器的信息可以提供給執行級14的相同輸入端。
權利要求
1.一種指令處理電路，包括-用於產生連續指令的指令源(10)；-執行電路(124)，具有用於接收由所述指令選擇的操作數的操作數輸入端以及用於控制應用到所述操作數的操作的執行的控制輸入端；-指令解碼器(120，121，122)，具有耦合到所述指令源(10)的指令輸入端以及耦合到所述執行電路(124)的控制輸入端的控制輸出端，所述指令解碼器(120，121，122)設置為在各自一個指令的控制之下在所述控制輸出端生成連續的控制信號，所述指令解碼器(120，121，122)包括-在所述指令輸入端和所述控制輸出端之間並行耦合的多個子解碼電路(122)，每個用於為各個類型的指令生成控制信號。-輸入凍結電路(121)，每個耦合在指令輸入端和各自的一個子解碼電路(122)之間，每個凍結電路(121)具有控制輸入端，每個凍結電路(121)設置為在它的控制輸入端的控制之下凍結或傳遞指令信號到它的各自一個所述子解碼電路(122)；-預先解碼電路(120)，具有耦合到所述指令輸入端的輸入端和耦合到所述凍結電路(121)的控制輸入端的輸出端，並設置為檢測提供的指令屬於哪個指令類型，並根據所述檢測類型控制將從所述提供的指令導出的指令信息傳遞到哪個子解碼電路(122)，以及從先前提供的指令導出的提供給哪個子解碼電路(122)的指令信息將被凍結。
2.如權利要求1所述的指令處理電路，包括流水線級，耦合在連續的流水線級對之間的流水線寄存器(100)以及耦合到所述流水線寄存器(100)來控制連續的指令周期的計時電路(11)，其中連續的流水線級並行地執行連續指令的各自部分處理，所述流水線級包括包含執行電路的執行級(124)，以及解碼級(120，121，122)，其包括至少部分所述預先解碼電路(120)，所述輸入凍結電路(121)以及至少部分所述子解碼電路(122)，所述輸入凍結電路(121)設置為在指令周期內在凍結和通過之間切換，在所述指令周期期間預先解碼之後以及在來自所述解碼級前的流水線寄存器(100)的信號的影響到達所述子解碼電路(122)以前。
3.如權利要求1所述的指令處理電路，其中至少一個凍結電路(121)包括具有輸入端和輸出端的凍結寄存器(22)，以及具有耦合到所述指令源(10)的第一輸入端(26)、耦合到所述凍結寄存器(22)的輸出端的第二輸入端、耦合到所述凍結寄存器(22)的輸出端和耦合到與所述凍結電路(121)耦合的所述子解碼器電路(122)的輸出端的多路復用器(20)，以及耦合到所述預先解碼電路(120)的控制輸入端(24)。
4.如權利要求1所述的指令處理電路，包括流水線級，耦合在連續的流水線級對之間的流水線寄存器(100)以及耦合到所述流水線寄存器來控制連續的指令周期的計時電路(11)，其中連續的流水線級並行地執行連續指令的各自部分處理，所述流水線級包括包含至少部分所述預先解碼電路(120)的第一級(120，121，122)，以及包括至少部分所述子解碼電路(122)的第二級，在所述第一和第二級之間的流水線寄存器包括耦合到各自的一個子解碼器(122)的各自的子寄存器(121)，每個子寄存器(121)具有更新的啟動輸入端來在指令周期結束時有選擇地啟動更新，所述預先解碼電路(120)耦合到所述更新啟動輸入端來控制凍結和通過。
5.如權利要求1所述的指令處理電路，其中所述執行電路(124)的控制輸入端包括根據檢測的指令類型，由各自的一個子解碼器(122)交替地驅動的控制輸入端。
6.如權利要求5所述的指令處理電路，其中由所述第一個子解碼器(122)子解碼的第一類型的指令包括具有絕對地址的存儲器(30)訪問指令，以及由第二個子解碼器(122)子解碼的第二類型的指令包括具有索引地址的存儲器(30)訪問指令，所述執行電路(124)的控制輸入端包括耦合到所述第一和第二子解碼器(122)的地址輸入端。
7.如權利要求1所述的指令處理電路，包括-耦合到所述執行電路(124)的操作數源(18)；其中所述執行電路(124)包括ALU電路(40，42)，包括-設置為根據指令分別選擇執行多位算術和邏輯運算的算術部分(40)和邏輯部分(42)；所述指令處理電路包括-第一和第二操作數凍結電路(46)，分別耦合在操作數源(18)和所述算術部分(40)和所述邏輯部分(42)之間，並可操作用於根據是否執行算術指令或邏輯指令來選擇性地凍結或傳遞操作數。
8.一種處理程序指令的方法，所述方法包括-取出系列指令；-解碼所述指令，每個指令的第一部分解碼由用於所有系列指令的通用預先解碼器(120)執行，第二部分通過由所述預先解碼器(120)根據指令類型在多個並行額外解碼器(122)上選擇出的解碼器執行；-凍結提供給至少一個未使用的額外解碼器(122)的先前指令信息，同時傳遞指令信息用於由另一個所述額外解碼器(122)解碼；-將來自所述額外解碼器(122)的已解碼指令信息提供到用於執行所述指令的執行單元。
9.如權利要求8所述的處理程序指令的方法，其中所述指令是以流水線方式在連續的指令周期中處理，所述傳遞是在指令周期中預先解碼指令之後，在該指令周期內啟動。
10.如權利要求8所述的處理程序指令的方法，其中由不同額外解碼器(122)進一步解碼的結果由同一個指令執行電路(124)使用。
全文摘要
一種指令處理電路包括具有耦合到指令源(10)的指令輸入端和耦合到執行電路(124)的控制輸入端的控制輸出端的指令解碼器(120，121，122)。所述指令解碼器(120，121，122)包括具有耦合到所述指令輸入端的輸入端和耦合到凍結電路(121)控制輸入端的輸出端的多個預先解碼電路(120)，其傳送各自的並行子解碼器122。所述預先解碼電路(120)檢測提供的指令屬於哪一個指令類型，並根據所述檢測類型控制將從所述提供的指令導出的指令信息傳遞到哪個子解碼電路(122)，以及從先前提供的指令導出的提供給哪個子解碼電路(122)的指令信息將被凍結。通常，所述預先解碼電路(120)在流水線指令周期內在凍結和傳遞之間切換凍結電路(121)，在指令周期期間預先解碼以後以及在來自所述解碼級前面的流水線寄存器(100)的信號的影響到達所述子解碼電路(122)以前。
文檔編號G06F9/30GK1997962SQ200580020921
公開日2007年7月11日 申請日期2005年6月20日 優先權日2004年6月25日
發明者H·S·布拉, H·H·范登伯格, R·H·B·施費勒斯, S·-T·德費伯 申請人:皇家飛利浦電子股份有限公司