數字顯示背投系統的電路的製作方法
2023-10-08 09:39:59 2
專利名稱：數字顯示背投系統的電路的製作方法
技術領域：
本實用新型涉及一種應用於數字顯示背投系統的高速數字電路設計。
背景技術：
目前應用於數字顯示家電的背投系統，均採用主要由集成電路晶片構成的電路。數位訊號處理電路所支持的輸入、輸出信號解析度非常高，數據存儲器的容量也非常大，時鐘頻率很高。
現有的數字顯示背投系統，通常未加考慮如何保證高速傳輸信號的完整性因素。因時鐘頻率的提高、使得數據信號邊沿變陡，因而易導致互連延遲引起的時序問題、以及串擾、傳輸線效應等問題。而且在硬體方面，也易造成主晶片與存儲器之間出現數據傳送錯誤、主晶片讀取數據出現誤碼等問題，從而導致整個系統無法正常工作。
由於電路的布局布線密度較大、電路輸出開關的速度較高、同時工作頻率也在不斷提高，從而如何確保高速信號的完整性，成為直接關係到電路設計是否成功的關鍵因素。
發明內容
本實用新型所述數字顯示背投系統的電路可以解決上述問題和不足，主要考慮了元器件和PCB板參數，使得PCB板布局合理、能夠保證高速信號線布線得到優化，從而保證數據傳送正確無誤，提高整個系統的可靠性。
在本實用新型所述數字顯示背投系統的電路中，包括有CPU主晶片和SDRAM存儲器。其中的電路布線特點是CPU主晶片的全部控制線(包括時鐘線)等長，則相應地SDRAM存儲器的全部控制輸入線等長；為保證數據和地址輸入和輸出正確無誤，本實用新型所述數字顯示背投系統的電路，還將CPU主晶片的全部數據線設為等長，同時將SDRAM存儲器的全部數據線設為等長；CPU主晶片的全部地址線設為等長，相應地將SDRAM存儲器的全部地址線設為等長；同時，將主晶片發送和返回的時鐘線平行布設、且也設置為等長。
在系統電路中，若採用2個SDRAM存儲器，則除了如上所述保證控制線、數據線和地址線等長以外，還將主晶片的返回時鐘線由最後一個進行數據傳輸的SDRAM存儲器發出。
通過以上設計，本實用新型所述的數字顯示背投系統電路，設計有等長的控制線、數據線和地址線，以及通過PCB板布局設計，達到源端、傳輸線、負載端的阻抗匹配，消除了信號傳輸中的振鈴(ringing)和環繞震蕩(rounding)，保證了信號完整性和整個系統的可靠性。
圖1是本實用新型所述數字顯示背投系統電路的系統框圖；圖2是電路示意圖；圖3是PCB板布局圖。
其中，在圖2中的主晶片的型號是A6SI500，2個SDRAM存儲器的型號都是K4S643232C。
具體實施方式
實施例1，如圖1所示，所述的數字顯示背投系統，由微處理器、A/D轉換電路、信號處理轉換電路、以及視頻處理電路等構成。
如圖2和圖3所示，本實用新型所述的數字顯示背投系統的電路，包括有CPU主晶片和2個SDRAM存儲器。
其中，主晶片的型號是A6SI500，2個SDRAM存儲器N016、N017的型號都是K4S643232C。
在布線設計中，CPU主晶片的A6SI500的7位控制線SDCLK、WE、CAS、RAS、CKE、BA1、BA0等長。
SDRAM存儲器N16的控制輸入線SDCLK、WE、CAS、RAS、CKE、BA1、BA0等長。
SDRAM存儲器N17的控制輸入線SDCLK、WE、CAS、RAS、CKE、BA1、BA0等長。
同時，為了保證數據和地址輸入和輸出正確無誤，本實用新型所述數字顯示背投系統的電路，CPU主晶片A6SI500的64位數據線DQ設為等長，8位數據線DQM設為等長，11位地址線MA設為等長。
SDRAM存儲器N016的32位數據線DQ(0，31)設為等長，4位數據線DQM(0，3)設為等長，11位地址線MA(0，10)設為等長。
SDRAM存儲器N017的32位數據線DQ(32，63)設為等長，4位數據線DQM(4，7)設為等長，11位地址線MA(0，10)設為等長。
主晶片A6SI500的發送時鐘線SDCLK、返回時鐘線SDCLK1平行布設，而且也設置為等長。
同時，主晶片A6SI500的返回時鐘線SDCLK1由SDRAM存儲器N017發出。
權利要求1.一種數字顯示背投系統的電路，包括有包括有CPU主晶片和2個SDRAM存儲器，其特徵在於CPU主晶片控制線全部設為等長，而SDRAM存儲器的控制輸入線也全部設為等長。
2.根據權利要求1所述的數字顯示背投系統的電路，其特徵在於CPU主晶片的數據線DQ設為等長、數據線DQM設為等長，地址線MA設為等長；每個SDRAM存儲器的數據線DQ設為等長、數據線DQM設為等長、地址線MA設為等長。
3.根據權利要求2所述的數字顯示背投系統的電路，其特徵在於CPU主晶片的發送時鐘線SDCLK、返回時鐘線SDCLK1平行布設，而且也設置為等長。
4.根據權利要求3所述的數字顯示背投系統的電路，其特徵在於主晶片的返回時鐘線SDCLK1由後一個SDRAM存儲器發出。
專利摘要本實用新型所述數字顯示背投系統的電路，包括有CPU主晶片和SDRAM存儲器。其中的電路布線是將控制線、數據線和地址線設為等長。且主晶片的返回時鐘線由最後一個SDRAM存儲器發出。本實用新型所述的數字顯示背投系統電路，通過PCB板布局設計，可以達到源端、傳輸線、負載端的阻抗匹配，消除了信號傳輸中的振鈴和環繞震蕩，保證了信號完整性和整個系統的可靠性。
文檔編號H04N5/74GK2636544SQ03269508
公開日2004年8月25日 申請日期2003年8月8日 優先權日2003年8月8日
發明者曹建偉, 劉衛東, 曲春, 劉旭鳳 申請人:海信集團有限公司