基於pxi總線的64路塊隔離數字i/o模塊的製作方法

2023-12-11 04:06:52 4

專利名稱：基於pxi總線的64路塊隔離數字i/o模塊的製作方法
技術領域：
本發明屬於擬儀器測試測量技術領域，在PXl自動測試系統的應用中，具體為基於PXI總線的64路塊隔離數字I/O模塊。
背景技術：
PXI總線作為國際PXI系統聯盟發布的虛擬儀器接口總線，目前的應用已經涉及到自動化測試的各個方面。虛擬儀器技術是一種基於計算機的數位化測量測試技術，利用標準、專業、高性能的模塊化硬體產品來代替傳統儀器，依靠計算機強大的功能把傳統儀器的專業測試功能軟體化，使得自動化測試系統的性能更高，擴展性更強，兼容性更好，開發時間更短。PXI64路塊隔離數字I/O模塊就是針對數字I/O信號進行處理的專業的高性能的標準的模塊化產品。本發明提供一種基於PXI總線的64路塊隔離數字I/O模塊，在工業控制或自動化測試系統中，該模塊廣泛用於數字I/O信號的輸入採集與輸出控制，可以直接外接傳感器或其它電子設備等，無需電平轉換，使用非常方便。在PXI自動測試系統的應用中，能夠通過該模塊針對被測對象的數字I/O信號進行採集或輸出控制，使得用戶能夠依靠計算機來實現複雜而有序的數字I/O信號的輸入實時採集、輸出控制、分析、處理、顯示及保存等。

發明內容
本發明解決的技術問題為基於PXI總線，提供一種基於PXI總線的64路塊隔離數字I/O模塊。本發明的技術問題解決方案—種基於PXI總線的64路塊隔離數字I/O模塊，其特殊之處在於包括PXI總線接口電路、FPGA核心控制電路以及數字I/O通道電路；所述PXI總線接口電路包括用於提供PXI總線接口的PXI接口電路、用於消除PXI 總線在傳輸過程中信號反射的PXI總線端匹配電路以及用於將PXI總線轉換為局部總線的 PXI總線接口晶片及配置電路，所述PXI總線端匹配電路連接PXI接口電路和PXI總線接口
晶片；所述FPGA核心控制電路包括FPGA晶片、時鐘電路存儲器、綜合復位管理電路、局部總線以及FPGA配置晶片， 時鐘電路用於為PXI總線接口晶片的局部總線和FPGA晶片通訊提供所需時鐘參考，並通過FPGA晶片內部時鐘分配為FPGA晶片內部電路提供時鐘參考；存儲器用於存儲各路數字I/O輸出通道的上電初始狀態的數字I/O輸出狀態；綜合復位管理電路用於在產品上電時為FPGA晶片提供復位信號；FPGA配置晶片用於存儲FPGA晶片的硬體程序代碼，並在FPGA晶片加電時自動裝載其程序代碼；
局部總線用於連接FPGA晶片和PXI總線接口晶片；所述FPGA晶片包括可編程上電輸出狀態電路、JTAG調試接口、局部總線管理電路、數字濾波電路和狀態監測電路以及數
字I/O接口 ；可編程上電輸出狀態電路用於在產品上電時，從存儲器中獲取輸出I/O狀態，同時將該電路所需的輸出I/O狀態存入存儲器中；JTAG調試接口 用於實現FPGA晶片和FPGA配置晶片的連接；數字I/O接口 用於將數字I/O通道電路和FPGA晶片連接；局部總線管理電路實現和PXI總線接口晶片及配置晶片連接的局部總線的管理、並對計算機的指令進行解析並回應、實現數字I/O輸入信號狀態的實時監測，數字濾波，並對各數字I/O信號輸出通道的上電初始狀態進行管理和設置；所述數字I/O通道電路包括四個輸入塊和四個輸出塊，所述輸入塊的輸出端與 FPGA核心控制電路連接，所述輸出塊的輸入端與FPGA核心控制電路連接，每個輸入塊包括八路數字I/O信號輸入通道以及每個通道所使用的隔離電路及限流電阻，所述輸出塊包括八路數字I/O信號輸出通道以及每個通道所使用的功率驅動電路和光電隔離電路。上述PXI接口電路包括第一接口 Pl和第二接口 P2，所述第一接口 Pl和第二接口 P2的輸入端均與PXI機箱連接，所述第一接口 Pl和第二接口 P2的輸入端均與PXI總線端匹配電路連接。上述PXI總線端匹配電路包括13路並聯的排阻RN1-RN13，每個排阻的輸入端與 PXI接口電路連接，所述每個排阻的輸出端與PXI總線接口晶片。包括與FPGA核心控制電路和數字I/O通道電路連接的電源變化電路，所述電源變化電路為線性電壓調節電路包括第一電源晶片TO7，第二電源晶片 U58,電源變化電路分別為FPGA核心控制電路和數字I/O通道電路提供電源。上述綜合復位管理電路包括專用上電復位晶片TO1，所述專用上電復位晶片TOl 與PXI總線接口晶片的局部總線端相連，並通過PXI總線接口晶片為FPGA提供復位信號。PXI總線接口晶片及配置電路包括相互連接的PXI總線接口晶片U53和配置晶片 U54,PXI總線接口晶片U53的總線端連接PXI總線接口電路，PXI總線接口晶片U53的局部總線端連接FPGA晶片。上述FPGA晶片為FPGA晶片TO5，所述FPGA配置晶片為FPGA配置晶片U52，所述時鐘電路包括晶振晶片TOO，所述存儲器包括存儲晶片TO6，所述FPGA晶片U55與PXI總線接口晶片U53的局部總線端和I/O輸入輸出模塊連接；所述FPGA晶片U55與晶振晶片U60連接，所述PGA晶片U55與存儲晶片U56相互連接。上述隔離電路包括32路第一光耦晶片U1-U32，所述第一光耦晶片的輸入端連接前面板接口，所述光耦晶片的輸出端連接FPGA晶片的數字濾波電路和狀態監測電路。上述光電隔離電路包括第二光耦晶片U70-U101，所述功率驅動電路包括電源晶片U35-U38、達林頓陣列晶片U39-U42和緩衝晶片 U48-U51,所述緩衝晶片U48-U51連接FPGA晶片的輸出控制管腳，對FPGA的輸出狀態控制信號提供緩衝，增加其驅動能力；所述第二光耦晶片U70-U101的輸入端連接緩衝晶片U48-U51的輸出端，第二光耦晶片U70-U101的輸出端連接達林頓陣列晶片U39-U42的輸入端，其主要作用就是隔離前端面板接口與自身電源隔離，所述達林頓陣列晶片U39-U42為最終輸出端，提高其各路I/O輸出信號的電壓和負載能力；電源晶片為光耦晶片的輸出端提供驅動電源。上述數字I/O信號輸入通道還包括限流電阻電路，所述限流電阻電路包括32個電阻R1-R32，所述電阻R1-R32連接前面板接口的輸入管腳和輸入通道第一光隔晶片的輸入端。本發明所具有的優點1、本發明提供一種基於PXI總線的64路塊隔離數字I/O模塊，在工業控制或自動化測試系統中，該模塊廣泛用於數字I/O信號的輸入採集與輸出控制，可以直接外接傳感器或其它電子設備等，無需電平轉換，使用非常方便。2、本發明因為採用了更大功率的限流電阻，其數字I/O輸入通道的輸入電壓範圍要更大。


圖1本實用新型總體功能結構示意圖；圖2為本發明64路塊隔離數字I/O模塊之PXI接口電路原理圖；圖3為本發明64路塊隔離數字I/O模塊之PXI總線端匹配電路原理圖；圖4為本發明64路塊隔離數字I/O模塊之電源變換電路原理圖；圖5為本發明64路塊隔離數字I/O模塊之綜合復位管理電路原理圖；圖6為本發明64路塊隔離數字I/O模塊之PXI總線接口晶片及功能設置電路原理圖；圖7為本發明64路塊隔離數字I/O模塊之局部總線管理電路原理圖；圖8為本發明64路塊隔離數字I/O模塊之JTAG調試接口及FPGA程序上電自動加載電路原理圖；圖9為本發明64路塊隔離數字I/O模塊之數字I/O輸出狀態存儲電路原理圖；圖10為本發明64路塊隔離數字I/O模塊之局部總線時鐘源及同步分配電路原理圖；圖11為本發明64路塊隔離數字I/O模塊之數字I/O輸出通道外接電源變換電路原理圖；圖12為本發明64路塊隔離數字I/O模塊之FPGA數字輸出狀態緩衝驅動電路原理圖；圖13為本發明64路塊隔離數字I/O模塊之數字I/O輸出通道光電隔離電路原理圖；圖14為本發明64路塊隔離數字I/O模塊之數字I/O輸出通道功率驅動電路原理圖；圖15為本發明64路塊隔離數字I/O模塊之數字I/O輸入通道光電隔離電路原理6CN 102540958 A
圖16為本發明64路塊隔離數字I/O模塊之前端外部接口電路原理圖。
具體實施例方式如圖1所示，該圖為PXI64路塊隔離數字I/O模塊總體功能框圖。該模塊從功能上主要分為三大部分PXI總線接口電路、FPGA核心控制電路以及數字I/O通道電路。PXI 總線接口電路是實現PXI總線到本地總線通訊接口的轉換，並建立和FPGA的通訊，從而實現計算機對板卡前端數字I/O的輸入狀態的讀取或輸出狀態的寫入。FPGA核心控制電路主要實現對局部總線的通訊管理、前端各路數字I/O狀態的實時監測、數字濾波、通道狀態的上電管理，數字I/O信號的讀取與輸出控制。數字I/O通道電路主要實現板卡對數字I/ 0信號的隔離與電平轉換以及功率驅動等。如圖2所示，該圖為PXI64路塊隔離數字I/O模塊之PXI接口電路原理圖。該電路提供PXI總線的接口，同時對一些功能管腳進行設置。該圖中，PXI總線主要與圖3中的對應管腳相連，具體請參見各圖中對應的電路網絡表。如圖3所示，該圖為PXI64路塊隔離數字I/O模塊之PXI總線端匹配電路原理圖。 該端接電路主要為了消除PXI總線在傳輸過程中的信號反射，提高信號的質量。該電路主要連接圖2和圖6，具體的連接請參見各圖中對應的電路網絡表。如圖4所示，該圖為PXI64路塊隔離數字I/O模塊之電源變換電路原理圖。該電路主要為模塊中各個晶片提供不同的電源。具體連接請參見各圖中對應的電路網絡表。如圖5所示，該圖為PXI64路塊隔離數字I/O模塊之綜合復位管理電路原理圖。該電路主要實現模塊的上電復位和對計算機復位信號的延遲處理。該電路主要連接圖6和圖 7，具體的連接關係請參見各圖中對應的電路網絡表。如圖6所示，該電路為PXI64路塊隔離數字I/O模塊之PXI總線接口晶片及功能設置電路原理圖。該電路主要把PXI總線轉換為局部總線。該電路主要連接圖7，具體連接關係請參見各圖中對應的電路網絡表。如圖7所示，該電路為PXI64路塊隔離數字I/O模塊之局部總線管理電路原理圖。 該電路主要實現和PXI總線接口晶片的通訊、局部總線的管理，並對上位計算機的指令進行解析並回應；同時，該電路還實現數字I/O輸入信號狀態的實時監測，數字濾波，並對各數字I/O信號輸出通道的上電初始狀態進行管理和設置。該電路主要連接圖6和圖8，具體的連接請參見各圖中對應的電路網絡表。如圖8所示，該電路為PXI64路塊隔離數字I/O模塊之JTAG調試接口及FPGA程序上電自動加載電路原理圖。該電路主要為圖7中的電路提供調試接口，同時存儲其硬體程序代碼，並在模塊加電時自動裝載其程序代碼。該電路主要連接圖7，具體的連接關係請參見各圖中對應的電路網絡表。如圖9所示，該電路PXI64路塊隔離數字I/O模塊之數字I/O輸出狀態存儲電路原理圖。該電路主要存儲32路數字I/O輸出通道的上電初始狀態。該電路主要連接圖7， 具體的連接關係請參見各圖中對應的電路網絡表。如圖10所示，該電路為PXI64路塊隔離數字I/O模塊之局部總線時鐘源及同步分配電路原理圖。該電路主要為圖6和圖7提供了局部總線通訊所需要的高精度時鐘參考， 並為FPGA內部邏輯時序提供高精度的時鐘參考。具體的連接關係請參見各圖中對應的電路網絡表。如圖11所示，該電路為PXI64路塊隔離數字I/O模塊之數字I/O輸出通道外接電源變換電路原理圖。該電路主要為輸出通道每個塊(bank)提供隔離控制所需要的電源，並為每個輸出通道的功率驅動提供源。該電路主要連接圖13和圖14，具體連接關係請參見各圖對應的網絡表。如圖12所示，該電路為PXI64路塊隔離數字I/O模塊之FPGA數字輸出狀態緩衝驅動電路原理圖。該電路主要為FPGA的輸出控制信號提供緩衝，增強驅動能力，從而避免 FPGA因每個輸出控制管腳長時間處於驅動狀態而造成對FPGA的損壞，該功能也是本產品的一個重要特點。該電路主要連接圖7，具體的連接請參見各圖中對應的電路網絡表。圖13所示，該電路為PXI64路塊隔離數字I/O模塊之數字I/O輸出通道光電隔離電路原理圖。該電路主要實現模塊的前端數字I/O接口與模塊核心功能晶片的電隔離，從而保護模塊和測試系統，同時也滿足了具體應用中的隔離需求。該電路主要連接圖12和圖 14具體的電路連接請參見各圖中對應的電路網絡表。如圖14所示，該電路為PXI64路塊隔離數字I/O模塊之數字I/O輸出通道功率驅動電路原理圖。該電路主要實現每個數字I/O輸出通道的功率輸出能力。該電路主要連接圖13和圖16，具體的連接關係請參見圖中對應的電路網絡表。如圖15所示，該電路為PXI64路塊隔離數字I/O模塊之數字I/O輸入通道光電隔離電路原理圖。該電路主要實現模塊的前端數字I/O輸入接口與模塊核心功能晶片的電隔離，從而保護模塊和測試系統，同時也滿足了具體應用中的隔離需求。該電路主要連接圖7 和圖16，具體連接關係請參見各圖中對應的電路網絡表。如圖16所示，該電路為PXI64路塊隔離數字I/O模塊之前端外部接口電路原理圖，該電路主要為用戶提供數字I/O輸入輸出通道的接口。具體的連接關係請參見各圖中對應的電路網絡表。
權利要求
1.一種基於PXI總線的64路塊隔離數字I/O模塊，其特徵在於 包括PXI總線接口電路、FPGA核心控制電路以及數字I/O通道電路；所述PXI總線接口電路包括用於提供PXI總線接口的PXI接口電路、用於消除PXI總線在傳輸過程中信號反射的PXI總線端匹配電路以及用於將PXI總線轉換為局部總線的PXI 總線接口晶片及配置電路，所述PXI總線端匹配電路連接PXI接口電路和PXI總線接口晶片；所述FPGA核心控制電路包括FPGA晶片、時鐘電路存儲器、綜合復位管理電路、局部總線以及FPGA配置晶片，時鐘電路用於為PXI總線接口晶片的局部總線和FPGA晶片通訊提供所需時鐘參考， 並通過FPGA晶片內部時鐘分配為FPGA晶片內部電路提供時鐘參考；存儲器用於存儲各路數字I/O輸出通道的上電初始狀態的數字I/O輸出狀態； 綜合復位管理電路用於在產品上電時為FPGA晶片提供復位信號； FPGA配置晶片用於存儲FPGA晶片的硬體程序代碼，並在FPGA晶片加電時自動裝載其程序代碼；局部總線用於連接FPGA晶片和PXI總線接口晶片；所述FPGA晶片包括可編程上電輸出狀態電路、JTAG調試接口、局部總線管理電路、數字濾波電路和狀態監測電路以及數字 I/O 接口 ；可編程上電輸出狀態電路用於在產品上電時，從存儲器中獲取輸出I/O狀態，同時將該電路所需的輸出I/O狀態存入存儲器中；JTAG調試接口 用於實現FPGA晶片和FPGA配置晶片的連接； 數字I/O接口 用於將數字I/O通道電路和FPGA晶片連接；局部總線管理電路實現和PXI總線接口晶片及配置晶片連接的局部總線的管理、並對計算機的指令進行解析並回應、實現數字I/O輸入信號狀態的實時監測，數字濾波，並對各數字I/O信號輸出通道的上電初始狀態進行管理和設置；所述數字I/O通道電路包括四個輸入塊和四個輸出塊，所述輸入塊的輸出端與FPGA核心控制電路連接，所述輸出塊的輸入端與FPGA核心控制電路連接，每個輸入塊包括八路數字I/O信號輸入通道以及每個通道所使用的隔離電路及限流電阻，所述輸出塊包括八路數字I/O信號輸出通道以及每個通道所使用的功率驅動電路和光電隔離電路。
2.根據權利要求1所述的基於PXI總線的64路塊隔離數字I/O模塊，其特徵在於所述PXI接口電路包括第一接口(Pl)和第二接口(P2)，所述第一接口(Pl)和第二接口(P2) 的輸入端均與PXI機箱連接，所述第一接口(Pl)和第二接口(P》的輸入端均與PXI總線端匹配電路連接。
3.根據權利要求1或2所述的基於PXI總線的64路塊隔離數字I/O模塊，其特徵在於所述PXI總線端匹配電路包括13路並聯的排阻(RN1-RN13)，每個排阻的輸入端與PXI 接口電路連接，所述每個排阻的輸出端與PXI總線接口晶片。
4.根據權利要求3所述的基於PXI總線的64路塊隔離數字I/O模塊，其特徵在於包括與FPGA核心控制電路和數字I/O通道電路連接的電源變化電路，所述電源變化電路為線性電壓調節電路包括第一電源晶片(U57)，第二電源晶片 (U58)，電源變化電路分別為FPGA核心控制電路和數字I/O通道電路提供電源。
5.根據權利要求4所述的基於PXI總線的64路塊隔離數字I/O模塊，其特徵在於所述綜合復位管理電路包括專用上電復位晶片(U61)，所述專用上電復位晶片(TOl)與PXT總線接口晶片的局部總線端相連，並通過PXI總線接口晶片為FPGA提供復位信號。
6.根據權利要求5所述的基於PXI總線的64路塊隔離數字I/O模塊，其特徵在於PXI 總線接口晶片及配置電路包括相互連接的PXI總線接口晶片⑴53)和配置晶片(UM)，PXI 總線接口晶片(U53)的總線端連接PXI總線接口電路，PXI總線接口晶片(U53)的局部總線端連接FPGA晶片。
7.根據權利要求6所述的基於PXI總線的64路塊隔離數字I/O模塊，其特徵在於所述FPGA晶片為FPGA晶片⑴55)，所述FPGA配置晶片為FPGA配置晶片⑴52)，所述時鐘電路包括晶振晶片(U60)，所述存儲器包括存儲晶片(U56)，所述FPGA晶片(U55)與PXI總線接口晶片(U53)的局部總線端和I/O輸入輸出模塊連接；所述FPGA晶片(U55)與晶振晶片(TOO)連接，所述PGA晶片⑴55)與存儲晶片(U56) 相互連接。
8.根據權利要求7所述的基於PXI總線的64路塊隔離數字I/O模塊，其特徵在於所述隔離電路包括32路第一光耦晶片(U1-U32)，所述第一光耦晶片的輸入端連接前面板接口，所述光耦晶片的輸出端連接FPGA晶片的數字濾波電路和狀態監測電路。
9.根據權利要求8所述的基於PXI總線的64路塊隔離數字I/O模塊，其特徵在於所述光電隔離電路包括第二光耦晶片(U70-U101)，所述功率驅動電路包括電源晶片(U35-U38)、達林頓陣列晶片(U39-U42)和緩衝晶片 (U48-U51)，所述緩衝晶片(U48-U51)連接FPGA晶片的輸出控制管腳，對FPGA的輸出狀態控制信號提供緩衝，增加其驅動能力；所述第二光耦晶片(U70-U101)的輸入端連接緩衝晶片(U48-U51)的輸出端，第二光耦晶片(U70-U101)的輸出端連接達林頓陣列晶片(U39-U42)的輸入端，其主要作用就是隔離前端面板接口與自身電源隔離，所述達林頓陣列晶片(U39-U42)為最終輸出端，提高其各路I/O輸出信號的電壓和負載能力；電源晶片為光耦晶片的輸出端提供驅動電源。
10.根據權利要求9所述的基於PXI總線的64路塊隔離數字I/O模塊，其特徵在於所述數字I/O信號輸入通道還包括限流電阻電路，所述限流電阻電路包括32個電阻 (R1-R32)，所述電阻(R1-R32)連接前面板接口的輸入管腳和輸入通道第一光隔晶片的輸入端。
全文摘要
本發明基於PXI總線的64路塊隔離數字I/O模塊，包括PXI總線接口電路、FPGA核心控制電路以及數字I/O通道電路；PXI總線接口電路包括PXI接口電路、PXI總線端匹配電路以及PXI總線接口晶片及配置電路，FPGA核心控制電路包括FPGA晶片、時鐘電路存儲器、綜合復位管理電路、局部總線以及FPGA配置晶片，數字I/O通道電路包括四個輸入塊和四個輸出塊，輸入塊的輸出端與FPGA核心控制電路連接，輸出塊的輸入端與FPGA核心控制電路連接。本發明解決的技術問題為基於PXI總線64路塊隔離數字I/O模塊，廣泛用於數字I/O信號的輸入採集與輸出控制，無需電平轉換，使用非常方便。
文檔編號G05B19/05GK102540958SQ20111043695
公開日2012年7月4日 申請日期2011年12月20日 優先權日2011年12月20日
發明者李偉, 王江, 郭恩全 申請人:陝西海泰電子有限責任公司