差分比較器電路結構的製作方法
2023-09-13 17:33:55
專利名稱：差分比較器電路結構的製作方法
技術領域：
本發明涉及一種電路結構，尤其是一種差分比較器電路結構。
背景技術：
在集成電路的設計中，比較器是一種常用的電路元件。比較器的結構也有很多種， 分別適用於不同的場合，有的需要高靈敏度，有的需要高速。但是，現有的比較器中，為了達 到高靈敏度的要求，往往會以犧牲比較器的速度為代價，而為了達到高的速度，也往往會降 低比較器的靈敏度。也就是說，現有的比較器中，高靈敏度與高速度是無法同時獲得的。但 是，隨著電子行業的飛速發展，對比較器的性能要求也越來越高，很多場合已經非常需要同 時具備高靈敏度與高速度的比較器，現有的比較器已經無法滿足這些場合的需要。
發明內容
本發明所要解決的技術問題是提供一種差分比較器電路結構，使差分比較器在速 度不變的前提下，大大提高比較器的可靠性和靈敏度。為解決上述技術問題，本發明差分比較器電路結構的技術方案是，一個參考電流 連接到第一 NMOS管的柵極和漏極，以及第二、第三NMOS管的柵極，第二 NMOS管的漏極連接 到第四NMOS管的源極，第三NMOS管的漏極連接到第五NMOS管的源極，第四NMOS管的漏極 以及第六、第七NMOS管的源極連接在一起，第五NMOS管的漏極以及第八、第九NMOS管的源 極連接在一起，第四NMOS管的柵極與第八NMOS管的柵極連接，並作為差分參考電平的第二 輸入端，第五NMOS管的柵極與第七NMOS管的柵極連接，並作為差分參考電平的第一輸入 端，第六NMOS管的柵極作為差分輸入信號的第一輸入端，第九NMOS管的柵極作為差分輸 入信號的第二輸入端，第六、第八NMOS管的漏極以及第十一 PMOS管的漏極和柵極、第十二 PMOS管的柵極都連接在一起，第九、第七NMOS管的漏極以及第十PMOS管的漏極和柵極、第 十三PMOS管的柵極都連接在一起，第十四、第十七PMOS管的柵極以及第十八、第十九NMOS 管的柵極都作為第一復位信號的輸入端，第二十NMOS管的柵極作為第二復位信號的輸入 端，所述第一復位信號為低電平且第二復位信號為高電平的時候有效，第十四、第十五PMOS 管的漏極、第十八NMOS管的漏極以及第十六PMOS管的柵極連接在一起，作為比較結果的第 一輸出端，第十七、第十六PMOS管的漏極、第十九NMOS管的漏極以及第十五PMOS管的柵極 連接在一起，作為比較結果的第二輸出端，第十二 PMOS管的漏極、第十八NMOS管的源極、第 二十NMOS管的漏極、第二十一 NMOS管的漏極以及第二十二 NMOS管的柵極連接在一起，第 十三PMOS管的漏極、第十九NMOS管的源極、第二十NMOS管的源極、第二十二 NMOS管的漏極 以及第二十一 NMOS管的柵極連接在一起，第十、第十一、第十二、第十三、第十四、第十五、 第十六和第十七PMOS管的源極連接到電源端，第一、第二、第三、第二十一和第二十二 NMOS 管的源極接地。本發明通過上述電路結構，使差分比較器在速度不變的前提下，大大提高了比較 器的可靠性和靈敏度。
下面結合附圖和實施例對本發明作進一步詳細的說明附圖為本發明差分比較器電路結構的電路圖。
具體實施例方式本發明公開了一種差分比較器電路結構，如附圖所示，一個參考電流Iref連接到 第一 NMOS管Ml的柵極和漏極，以及第二、第三NMOS管M2、M3的柵極，第二 NMOS管M2的漏 極連接到第四NMOS管M4的源極，第三NMOS管M3的漏極連接到第五NMOS管M5的源極，第 四NMOS管M4的漏極以及第六、第七NMOS管M6、M7的源極連接在一起，第五NMOS管M5的 漏極以及第八、第九NMOS管M8、M9的源極連接在一起，第四NMOS管M4的柵極與第八NMOS 管M8的柵極連接，並作為差分參考電平的第二輸入端VRP，第五NMOS管M5的柵極與第七 NMOS管M7的柵極連接，並作為差分參考電平的第一輸入端VRN，第六NMOS管M6的柵極作 為差分輸入信號的第一輸入端VIN，第九NMOS管M9的柵極作為差分輸入信號的第二輸入端 VIP，第六、第八NMOS管M6、M8的漏極以及第i^一 PMOS管Mll的漏極和柵極、第十二 PMOS 管M12的柵極都連接在一起，第九、第七NMOS管M9、M7的漏極以及第十PMOS管MlO的漏 極和柵極、第十三PMOS管M13的柵極都連接在一起，第十四、第十七PMOS管M14、M17的柵 極以及第十八、第十九NMOS管M18、M19的柵極都作為第一復位信號的輸入端STRB，第二十 NMOS管M20的柵極作為第二復位信號的輸入端STRBB，所述第一復位信號STRB為低電平且 第二復位信號STRBB為高電平的時候有效，第十四、第十五PMOS管M14、M15的漏極、第十八 NMOS管M18的漏極以及第十六PMOS管M16的柵極連接在一起，作為比較結果的第一輸出 端VN，第十七、第十六PMOS管M17、M16的漏極、第十九NMOS管M19的漏極以及第十五PMOS 管M15的柵極連接在一起，作為比較結果的第二輸出端VP，第十二 PMOS管M12的漏極、第 十八NMOS管M18的源極、第二十NMOS管M20的漏極、第二i^一 NMOS管M21的漏極以及第 二十二 NMOS管M22的柵極連接在一起，第十三PMOS管M13的漏極、第十九NMOS管M19的源 極、第二十NMOS管M20的源極、第二十二 NMOS管M22的漏極以及第二i^一 NMOS管M21的 柵極連接在一起，第十、第十一、第十二、第十三、第十四、第十五、第十六和第十七PMOS管 M10、Mil、M12、M13、M14、M15、M16、M17的源極連接到電源端，第一、第二、第三、第二i^一和 第二十二 NMOS管Ml、M2、M3、M2UM22的源極接地。Ml、M2、M3是一個鏡像電流的結構，流過Ml的電流Iref可以通過這個結構按 一定比例複製給M2和M3。VIN和VIP是輸入的差分信號，VRN和VRP是差分參考電平， 當(VINP-VINN)大於(VRP-VRN)的時候比較器的輸出VP為高電平，VN為低電平；當 (VINP-VINN)小於(VRP-VRN)的時候比較器的輸出VP為低電平，VN為高電平。M4和M5柵 端分別接VRP和VRN，作用是保證M2和M3的工作狀態一致，從而保證了流過M2和M3的電 流一樣。M6、M7、M8和M9是兩組差分輸入對管，作用是將輸入差分信號進行預放大，放大後 流過MlO和Ml 1的電流分別就是A* (VIP+VRN)和A* (VIN+VRP)，A是放大倍數，MlO的電流減 去Mll的電流等於A* [(VINP-VINN)-(VRP-VRN)]，剛好就是輸入差分信號減去參考差分信 號。M12和M13分別將Mll和MlO的電流複製過來，由於兩路電流不同，所以VNl和VPl的 電壓值也會有差別，M21和M22是一個正反饋結構，用來將VNl和VPl的差別進行進一步放大，當VNl和VPl的差別足夠大的時候，VN和VP的電平上也會出現一定的差異，M15和M16 也是一個正反饋結構，作用也是進將VN和VP的差異迅速放大，並將比較結果輸出。M18和 M19可以隔離M21和M22對M15和M16的影響，當M21和M22上有一個小的不正常擾動時， 這個擾動不會影響到VN和VP的電平，也就不會使得比較器產生誤動作。M14、M17和M20的 作用是復位，STRB和STRBB是反相的信號，當STRBB為高電平而STRB為低電平的時候，比 較器處於復位狀態，VN和VP都輸出高電平。如附圖所示的差分比較器電路結構中，M4和M5保證了流過M2和M3的電流一致， M6 M9將輸入信號進行預放大，將電壓的差異轉換成MlO和Mll上的電流差異，Ml2和Ml3 將Mll和MlO的電流複製過去，並將電流的差異轉換成VNl和VPl的電壓差異，M21、M22、 M15和M16將電壓差異迅速放大並輸出。M4和M5的柵端(Gate)分別接在VRP和VRN上，漏端(Drain)分別接在M6，M7的 源端(A點)和M8，M9的源端(B點)，源端(Source)分別接在M2和M3的漏端。例如當VRN 電壓較低的時候，M2會處於線性區，如果M5的柵端沒有連接在VRN上的話，M3會處於飽和 區，從而使得M2和M3的狀態不一致，進而使得比較器的性能下降。但是本發明中M5的柵 端接在VRN上，使得當VRN電壓較低的時候M3也會處於線性區，從而使得M2和M3的工作 狀態一致。本發明中的比較器的主要特點是M4和M5的柵端分別連在VRP和VRN，這樣可以保 證當輸入差分電壓比較低的時候，M2和M3的工作狀態一致，流過M2和M3的電流也一致。 此外該比較器的延遲很小，可以用在對速度要求比較高的場合，並且具有很高的靈敏度與 可靠性。本發明可以應用於抑制啟動時大電流的電荷泵，達到了非常好的性能。綜上所述，本發明使差分比較器在速度不變的前提下，大大提高了比較器的可靠 性和靈敏度。
權利要求
1. 一種差分比較器電路結構，其特徵在於，一個參考電流連接到第一 NMOS管的柵極和 漏極，以及第二、第三NMOS管的柵極，第二 NMOS管的漏極連接到第四NMOS管的源極，第三 NMOS管的漏極連接到第五NMOS管的源極，第四NMOS管的漏極以及第六、第七NMOS管的源 極連接在一起，第五NMOS管的漏極以及第八、第九NMOS管的源極連接在一起，第四NMOS管 的柵極與第八NMOS管的柵極連接，並作為差分參考電平的第二輸入端，第五NMOS管的柵極 與第七NMOS管的柵極連接，並作為差分參考電平的第一輸入端，第六NMOS管的柵極作為差 分輸入信號的第一輸入端，第九NMOS管的柵極作為差分輸入信號的第二輸入端，第六、第 八NMOS管的漏極以及第十一 PMOS管的漏極和柵極、第十二 PMOS管的柵極都連接在一起， 第九、第七NMOS管的漏極以及第十PMOS管的漏極和柵極、第十三PMOS管的柵極都連接在 一起，第十四、第十七PMOS管的柵極以及第十八、第十九NMOS管的柵極都作為第一復位信 號的輸入端，第二十NMOS管的柵極作為第二復位信號的輸入端，所述第一復位信號為低電 平且第二復位信號為高電平的時候有效，第十四、第十五PMOS管的漏極、第十八NMOS管的 漏極以及第十六PMOS管的柵極連接在一起，作為比較結果的第一輸出端，第十七、第十六 PMOS管的漏極、第十九NMOS管的漏極以及第十五PMOS管的柵極連接在一起，作為比較結 果的第二輸出端，第十二 PMOS管的漏極、第十八NMOS管的源極、第二十NMOS管的漏極、第 二十一 NMOS管的漏極以及第二十二 NMOS管的柵極連接在一起，第十三PMOS管的漏極、第 十九NMOS管的源極、第二十NMOS管的源極、第二十二 NMOS管的漏極以及第二i^一 NMOS 管的柵極連接在一起，第十、第十一、第十二、第十三、第十四、第十五、第十六和第十七PMOS 管的源極連接到電源端，第一、第二、第三、第二十一和第二十二 NMOS管的源極接地。
全文摘要
本發明公開了一種差分比較器電路結構，其中M4和M5保證了流過M2和M3的電流一致，M6～M9將輸入信號進行預放大，將電壓的差異轉換成M10和M11上的電流差異，M12和M13將M11和M10的電流複製過去，並將電流的差異轉換成VN1和VP1的電壓差異，M21、M22、M15和M16將電壓差異迅速放大並輸出。本發明通過上述電路結構，使差分比較器在速度不變的前提下，大大提高了比較器的可靠性和靈敏度。
文檔編號H03K3/023GK102111126SQ20091020204
公開日2011年6月29日 申請日期2009年12月24日 優先權日2009年12月24日
發明者周平, 駱川 申請人:上海華虹Nec電子有限公司