多晶矽電阻結構及對應的半導體集成器件形成方法

2023-09-13 17:34:00

專利名稱：多晶矽電阻結構及對應的半導體集成器件形成方法
技術領域：
本發明涉及半導體技術，特別涉及一種多晶矽電阻結構及對應的半導體集成器件形成方法。
背景技術：
隨著半導體器件的特徵尺寸(⑶，Critical Dimension)變得越來越小,半導體晶片的集成度越來越高，在單位面積上需要形成的器件數量和類型也越來越多，從而對半導體工藝的要求也越來越高。如何合理安排各種不同器件的位置、以及利用各器件製造的共同點來節約半導體工藝步驟和材料成為現在研究的熱點。
在半導體器件製造中，多晶矽是一種很常用的導電材料，通常可以用於製作MOS電晶體的柵電極、高阻值多晶矽電阻、快閃記憶體的浮柵、控制柵等。公開號為CN101465161A的中國專利文獻公開了一種分柵式快閃記憶體，具體請參考圖1，包括半導體襯底10，位於所述半導體襯底10表面間隔排列的兩個存儲位單元50，位於所述兩個存儲位單元50之間的溝槽，位於所述溝槽的側壁和底部表面的隧穿氧化層70，位於隧穿氧化層70表面且填充滿所述溝槽的多晶矽字線40，位於所述半導體襯底10表面的導電插塞20，所述導電插塞20位於所述存儲位單元50的兩側。其中，所述存儲位單元50包括位於所述半導體襯底10表面的第一層氧化矽層51，位於所述第一層氧化矽層51表面的第一多晶娃浮柵52,位於所述第一多晶娃浮柵52表面的第二層氧化娃層53,位於所述第二層氧化娃層53表面的第一多晶娃控制柵54,覆蓋所述第一層氧化娃層51、第一多晶娃浮柵52、第二層氧化娃層53、第一多晶娃控制柵54的氧化娃側牆55。目前，所述分柵式快閃記憶體與多晶矽電阻是分開製造的，即先在指定區域內形成分柵式快閃記憶體後，再在所述分柵式快閃記憶體表面形成掩膜層，然後在其他區域形成多晶矽電阻。但所述形成工藝的集成度較低，工藝步驟較多。

發明內容
本發明解決的問題是提供一種多晶矽電阻結構及對應的半導體集成器件形成方法，利用形成分柵式快閃記憶體的同時形成多晶矽電阻結構，大大節約了工藝成本，縮短了工藝周期。為解決上述問題，本發明技術方案提供了一種半導體集成器件形成方法，包括提供半導體襯底，所述半導體襯底具有第一區域和與第一區域相對的第二區域，所述第一區域的半導體襯底表面形成有第一絕緣材料層，所述第一絕緣材料層表面形成有浮柵材料層，所述浮柵材料層表面形成有第二絕緣材料層，所述第二區域的半導體襯底表面形成有隔離層，所述第一區域的第二絕緣材料層表面和第二區域的隔離層表面形成有控制柵材料層；在所述控制柵材料層表面形成具有開口的掩膜層，其中，位於第一區域的開口為第一開口，位於第二區域的開口為第二開口 ；在所述第一開口的側壁形成第一側牆，在所述第二開口的側壁形成第二側牆；對所述第一開口暴露出來的控制柵材料層、第二絕緣材料層、浮柵材料層、第一絕緣材料層和第二開口暴露出來的控制柵材料層進行刻蝕，直到暴露出第一區域的半導體襯底和第二區域的隔離層；在所述第一開口、第二開口底部和側壁表面形成第一氧化層，且在所述第一開口、第二開口內填充滿多晶娃，其中第一開口內的多晶娃形成字線，第二開口內的多晶矽形成第一多晶矽電阻；去除所述掩膜層和被掩膜層覆蓋的部分控制柵材料層，位於第一側牆下方的控制柵材料層形成控制柵，位於第二側牆下方的控制柵材料層形成第二多晶矽電阻，且暴露出所述控制柵、多晶矽電阻的兩端表面；刻蝕所述被掩膜層覆蓋的第二絕緣材料層、浮柵材料層、第一絕緣材料層，直至暴露出第一區域的半導體襯底，在第一區域形成分柵式快閃記憶體；在所述第一多晶矽電阻和第二多晶矽電阻暴露出的兩端表面形成金屬矽化物和導電插塞，在所述導電插塞表面形成金屬互連層，並通過金屬矽化物、導電插塞和金屬互連層將第一多晶矽電阻和第二多晶矽電阻相連接形成多晶矽電阻結構。可選的，還包括形成分柵式快閃記憶體後，在所述第一多晶矽電阻表面形成第三絕緣層，所述第三絕緣層暴露出第一多晶矽電阻的兩端表面，在所述暴露出的第一多晶矽電阻 兩端表面和字線表面形成金屬娃化物，在所述金屬娃化物表面形成導電插塞。可選的，還包括形成分柵式快閃記憶體後，在所述半導體襯底上形成第四絕緣層，在所述第四絕緣層表面形成第二多晶矽材料層，對所述第一區域和部分第二區域的第二多晶矽材料層、第四絕緣層進行刻蝕，暴露出所述第一多晶矽電阻的兩端和第二多晶矽電阻的兩端，在所述暴露出的第一多晶矽電阻兩端表面和第二多晶矽電阻兩端表面形成金屬矽化物，在所述金屬娃化物表面形成導電插塞。可選的，所述半導體襯底還包括第三區域，所述第三區域用於形成MOS電晶體，所述第四絕緣層、第二多晶矽材料層與第三區域MOS電晶體的柵極結構中的柵介質層、多晶娃柵電極同時形成。可選的，在所述暴露出的第一多晶娃電阻表面形成金屬娃化物和導電插塞的同時，在所述分柵式快閃記憶體的字線表面形成金屬矽化物和導電插塞。可選的，所述第二多晶矽電阻的長度大於第二側牆的長度，所述第二側牆只覆蓋第二多晶矽電阻的中間位置表面，所述控制柵的長度大於第一側牆的長度，所述第一側牆只覆蓋控制柵的中間位置表面，在所述控制柵的兩端表面和所述第二多晶矽電阻的兩端表面形成金屬娃化物，在所述金屬娃化物表面形成導電插塞。可選的，在所述暴露出的第二多晶矽電阻兩端的表面形成金屬矽化物和導電插塞的同時，在所述暴露出的分柵式快閃記憶體的控制柵表面形成金屬矽化物和導電插塞。可選的，所述金屬娃化物的形成工藝為自對準金屬娃化物形成工藝。可選的，所述控制柵材料層的材料為多晶矽，且所述控制柵材料層中摻雜有N型雜質離子或P型雜質離子。可選的，所述第一多晶矽電阻中摻雜有N型雜質離子或P型雜質離子。可選的，通過控制第二開口和第二側牆的寬度，控制第一多晶矽電阻和第二多晶矽電阻的阻值。、本發明實施例還提供了一種多晶矽電阻結構，包括半導體襯底，位於所述半導體襯底表面的隔離層，位於所述隔離層表面的偶數個第二多晶矽電阻，位於所述第二多晶矽電阻中間位置表面的側牆，位於每兩個相鄰側牆之間的開口內的第一多晶矽電阻，位於未被側牆覆蓋的第二多晶矽電阻兩端表面和第一多晶矽電阻兩端表面的金屬矽化物，位於所述金屬矽化物表面的導電插塞，所述第一多晶矽電阻和第二多晶矽電阻通過與所述導電插塞相連接的金屬互連層相連接。可選的，相鄰的第一多晶矽電阻通過導電插塞、金屬互連層串聯相連接，相鄰的第二多晶矽電阻通過導電插塞、金屬互連層串聯相連接，且所述其中一個第一多晶矽電阻和其中一個第二多晶矽電阻通過金屬矽化物、導電插塞、金屬互連層串聯相連接。可選的，相鄰的第一多晶矽電阻、第二多晶矽電阻通過金屬矽化物、導電插塞、金屬互連層串聯相連接。可選的，相鄰的第一多晶矽電阻、第二多晶矽電阻並聯後與其他第一多晶矽電阻、第二多晶矽電阻或兩者的並連結構通過金屬矽化物、導電插塞、金屬互連層串聯相連接。
與現有技術相比，本發明具有以下優點本發明實施例在第一區域和第二區域上形成控制柵材料層，且對所述第一區域和第二區域的控制柵材料層同步進行刻蝕，在第一區域形成分柵式快閃記憶體的控制柵，在第二區域形成第二多晶矽電阻，且在形成分柵式快閃記憶體的字線的同時在第二區域形成第一多晶矽電阻，不需要增加任何額外的工藝，縮短了工藝周期，並節省了沉積多晶矽的原料的消耗，節省了生產工藝成本。進一步的，本發明實施例的第二多晶矽電阻的長度大於第二側牆的長度，所述第二側牆只覆蓋第二多晶矽電阻的中間位置表面，利用形成在第二多晶矽電阻表面的第二側牆作為矽化物阻擋層，且所述第二側牆與形成分柵式快閃記憶體的第一側牆同時形成，不需要額外再形成自對準矽化物阻擋層，節省了生產工藝成本，縮短了工藝周期。進一步的，本發明實施例在所述第一多晶矽電阻表面形成第四絕緣層，在所述第四絕緣層表面形成第二多晶矽材料層，所述第二多晶矽材料層和第四絕緣層作為自對準的矽化物阻擋層，且所述第四絕緣層、第二多晶矽材料層與形成MOS電晶體的柵極結構中的柵介質層、多晶矽柵電極同時形成，不需要額外再形成矽化物阻擋層，節省了生產工藝成本，縮短了工藝周期。


圖1是現有技術的分柵式快閃記憶體的結構示意圖；圖2是本發明實施例的半導體集成器件形成方法的流程示意圖；圖3至圖19本發明實施例的半導體集成器件形成過程的結構示意圖。
具體實施例方式當利用現有工藝形成分柵式快閃記憶體和多晶矽電阻時，所述分柵式快閃記憶體與多晶矽電阻是分開製造的，即先在指定區域內形成分柵式快閃記憶體後，再在所述分柵式快閃記憶體表面形成掩膜層，然後在其他區域形成多晶矽電阻。但由於製作所述分柵式快閃記憶體需要沉積多層多晶矽層以用來形成控制柵、浮柵或字線，形成分柵式快閃記憶體後將其他區域的所述多層多晶矽層刻蝕掉後，再形成另一層多晶矽層以製作多晶矽電阻，造成了材料的浪費和工藝步驟的增加。因此，本發明實施例提供了一種多晶矽電阻結構及將多晶矽電阻結構和分柵式快閃記憶體同時形成的半導體集成器件形成方法，在形成分柵式快閃記憶體中的控制柵的同時形成多晶矽電阻結構，不用增加額外的工藝，節省了刻蝕、沉積步驟，並節省了沉積多晶矽的原料的消耗，降低了工藝成本。為使本發明的上述目的、特徵和優點能夠更為明顯易懂，下面結合附圖對本發明的具體實施方式
做詳細的說明。在以下描述中闡述了具體細節以便於充分理解本發明。但是本發明能夠以多種不同於在此描述的其它方式來實施，本領域技術人員可以在不違背本發明內涵的情況下做類似推廣。因此本發明不受下面公開的具體實施的限制。本發明實施例首先提供了一種半導體集成器件形成方法，具體的流程示意圖請參考圖2,包括步驟S101，提供半導體襯底，所述半導體襯底具有第一區域和與第一區域相對的第二區域，所述第一區域的半導體襯底表面形成有第一絕緣材料層，所述第一絕緣材料層 表面形成有浮柵材料層，所述浮柵材料層表面形成有第二絕緣材料層，所述第二區域的半導體襯底表面形成有隔離層，所述第一區域的第二絕緣材料層表面和第二區域的隔離層表面形成有控制柵材料層；步驟S102，在所述控制柵材料層表面形成具有開口的掩膜層，其中，位於第一區域的開口為第一開口，位於第二區域的開口為第二開口 ；步驟S103，在所述第一開口的側壁形成第一側牆，在所述第二開口的側壁形成第二側牆；步驟S104，對所述第一開口暴露出來的控制柵材料層、第二絕緣材料層、浮柵材料層、第一絕緣材料層和第二開口暴露出來的控制柵材料層進行刻蝕，直到暴露出第一區域的半導體襯底和第二區域的隔離層；步驟S105，在所述第一開口、第二開口底部和側壁表面形成第一氧化層，且在所述第一開口、第二開口內填充滿多晶矽，其中第一開口內的多晶矽形成字線，第二開口內的多晶矽形成第一多晶矽電阻；步驟S106，去除所述掩膜層和被掩膜層覆蓋的部分控制柵材料層，位於第一側牆下方的控制柵材料層形成控制柵，位於第二側牆下方的控制柵材料層形成第二多晶矽電阻，且暴露出所述控制柵、多晶矽電阻的兩端表面；步驟S107，刻蝕所述被掩膜層覆蓋的第二絕緣材料層、浮柵材料層、第一絕緣材料層，直至暴露出第一區域的半導體襯底，在第一區域形成分柵式快閃記憶體；步驟S108，在所述第一多晶矽電阻和第二多晶矽電阻暴露出的兩端表面形成金屬矽化物和導電插塞，在所述導電插塞表面形成金屬互連層，並通過金屬矽化物、導電插塞和金屬互連層將第一多晶矽電阻和第二多晶矽電阻相連接形成多晶矽電阻結構。具體的，請參考圖3至圖19，本發明實施例的半導體集成器件形成過程的結構示意圖。請參考圖3，提供半導體襯底100，所述半導體襯底100具有第一區域I和與第一區域I相對的第二區域II。所述半導體襯底100可以為矽襯底、鍺襯底、鍺矽襯底、砷化鎵襯底、氮化鎵襯底或絕緣體上矽襯底其中的一種。本領域的技術人員可以根據待形成的半導體集成器件選擇所述半導體襯底100的類型，因此所述半導體襯底的類型不應限制本發明的保護範圍。
所述半導體襯底100具有第一區域I和與第一區域I相對的第二區域II。所述第一區域I和第二區域II相鄰或相隔。後續工藝中在所述第一區域I上形成分柵式快閃記憶體，在第二區域II上形成多晶矽電阻結構。在實際的半導體器件製造過程中，所述半導體襯底100具有一個或多個第一區域I和第二區域II，在本實施例中，以一個第一區域I和一個與所述第一區域I相鄰的第二區域II做示範性說明，所述第一區域和第二區域的數量和位置不應過分限制本發明的範圍。在本實施例中，由於存儲器電路中往往具有若干MOS電晶體作為控制電晶體，所述半導體襯底100還包括第三區域(未圖示)，所述第三區域用於形成MOS電晶體。請參考圖4，在所述第一區域I的半導體襯底100表面形成第一絕緣材料層111，在所述第一絕緣材料層111表面形成浮柵材料層112，在所述浮柵材料層112表面形成第二絕緣材料層113，在所述第二區域II的半導體襯底100表面形成隔離層200，在所述第一區域I的第二絕緣材料層113表面和第二區域II的隔離層200表面形成控制柵材料層114。
在本實施例中，所述隔離層200為淺溝槽隔離(STI)結構，在其他實施例中，所述隔離層還可以為利用矽的選擇氧化(LOCOS)工藝形成的氧化矽層。多晶矽電阻結構後續形成於所述隔離層200表面，使得所述多晶矽電阻結構與分柵式快閃記憶體、MOS電晶體等其它器件電學隔尚。在本實施例中，所述第一絕緣材料層111和第二絕緣材料層113的材料為氧化矽，形成所述第一絕緣材料層111和第二絕緣材料層113的工藝為熱氧化工藝或化學氣相沉積工藝。所述浮柵材料層112的材料為多晶矽、氮化矽或金屬，所述浮柵材料層112在後續工藝中用於形成浮柵。所述控制柵材料層114的材料為多晶矽，第一區域I的控制柵材料層114在後續工藝中用於形成控制柵，第二區域II的控制柵材料層114在後續工藝中用於形成第二多晶矽電阻，通過控制所述控制柵材料層114的厚度和摻雜濃度可以控制最終形成的多晶矽電阻的阻值。在本實施例中，所述浮柵材料層112和控制柵材料層114的材料為多晶矽，形成所述浮柵材料層112和控制柵材料層114為化學氣相沉積工藝，且形成控制柵材料層114的過程中原位摻雜有N型或P型的雜質離子。在其他實施例中，也可以在形成所述控制柵材料層後利用離子注入工藝在控制柵材料層內摻雜有N型或P型的雜質離子。在本實施例中，先在所述半導體襯底100的第一區域I和第二區域II表面形成第一絕緣材料層111，在所述第一絕緣材料層111表面形成浮柵材料層112，在所述浮柵材料層112表面形成第二絕緣材料層113，在所述第二絕緣材料層113表面形成研磨阻擋層(未圖示)，對所述第二區域的研磨阻擋層、第二絕緣材料層、浮柵材料層、第一絕緣材料層和部分深度的半導體襯底進行刻蝕形成溝槽，並在所述溝槽內充滿絕緣材料，例如氧化矽，通過化學機械研磨工藝去除多餘的絕緣材料，直到停止在研磨阻擋層表面，所述溝槽內的絕緣材料形成淺溝槽隔離結構，然後去除所述研磨阻擋層。接著在所述第一區域I的第二絕緣材料層113和第二區域II的淺溝槽隔離結構表面形成控制柵材料層114。由於利用化學機械研磨形成的淺溝槽隔離結構的表面高度通常會低於研磨阻擋層的表面高度，使得利用所述工藝形成的淺溝槽隔離結構的表面高度與第二掩膜材料層的表面高度相仿，可以使得第一區域的控制柵材料層和第二區域的控制柵材料層的高度相仿，使得後續形成的第一區域的掩膜層和第二區域的掩膜層的高度相仿，有利於後續對多晶矽進行化學機械研磨形成字線時對研磨終止的控制，避免發生過研磨或在掩膜層表面還有多晶矽剩餘。
在其他實施例中，也可以先形成隔離層，再在所述半導體襯底第一區域和隔離層表面形成第一絕緣材料層，在所述第一絕緣材料層表面形成浮柵材料層，在所述浮柵材料層表面形成第二絕緣材料層，並通過刻蝕工藝去除所述隔離層表面的第一絕緣材料層、浮柵材料層、第二絕緣材料層，只在所述第一區域的半導體襯底表面形成第一絕緣材料層、浮柵材料層、第二絕緣材料層，並在所述第一區域的第二絕緣材料層表面和第二區域的隔離層表面形成控制柵材料層。在其他實施例中，也可以只在所述第一區域的半導體襯底表面形成第一絕緣材料層、浮柵材料層，在所述第一區域的浮柵材料層表面和第二區域的隔離層表面形成第二絕緣材料層和位於第二絕緣材料層表面的控制柵材料層，由於第二絕緣材料層和隔離層的材料都為絕緣材料，兩者的作用相同，所述隔離層和控制柵材料層之間多形成一層第二絕緣材料層不會對最終形成的第二多晶矽電阻造成影響。形成所述控制柵材料層114後，對所述控制柵材料層114進行刻蝕，形成塊狀矩形的控制柵材料層114，每一個矩形的控制柵材料層114對應於一個的分柵式快閃記憶體單元或多 晶矽電阻結構單元，其中所述矩形的寬度定義出了後續形成第二多晶矽電阻的長度和控制柵的長度。在本實施例中，所述第二多晶矽電阻的長度和控制柵的長度相等。在其他實施例中，所述第一區域的矩形的控制柵材料層和第二區域的矩形的控制柵材料層的尺寸不相同，使得最終形成的第二多晶矽電阻的長度和控制柵的長度不相等。在其他實施例中，也可以先不對控制柵材料層進行刻蝕，後續去除掩膜層後，利用圖形化的光刻膠層為掩膜對控制柵材料層、第二絕緣材料層、浮柵材料層、第一絕緣材料層進行刻蝕，定義出控制柵、第二多晶矽電阻的長度和控制柵、第二多晶矽電阻兩端暴露出來的圖形形狀，使得最終可以在所述字線兩側形成兩條控制柵，在所述偽字線兩側形成兩條第二多晶矽電阻。在其他實施例中，也可以先形成具有斷口的類矩形的控制柵材料層圖形，所述斷口對應於後續形成的第一開口和第二開口兩端的位置，使得以所述第一開口和第二開口為掩膜對控制柵材料層圖形進行刻蝕後，位於第一開口和第二開口兩側的控制柵材料層被分開，而不需要利用光刻工藝將位於第一開口和第二開口兩側的控制柵材料層分開，最終可以在所述字線兩側形成兩條控制柵，在所述第一多晶矽電阻兩側形成兩條第二多晶矽電阻。請參考圖5，在所述控制柵材料層114表面形成具有開口的掩膜層120，其中，位於第一區域I的開口為第一開口 121，位於第二區域II的開口為第二開口 122。所述掩膜層120的材料為氧化矽、氮化矽或兩者的疊層結構。在本實施例中，所述掩膜層120的材料為氮化矽。形成所述第一開口 121和第二開口 122的工藝為幹法刻蝕工藝或溼法刻蝕工藝。在本實施例中，形成所述第一開口 121和第二開口 122的工藝為幹法刻蝕工藝，且所述第一開口 121暴露出第一區域I的控制柵材料層114表面，所述第二開口122暴露出第二區域II的控制柵材料層114表面。所述第一開口在後續工藝中用於形成分柵式快閃記憶體，所述第二開口在後續工藝中用於形成第一多晶矽電阻和第二多晶矽電阻。所述第一開口和第二開口的尺寸可以相等，也可以不相等。由於後續形成的第一多晶矽電阻的寬度取決於第二開口的寬度和後續形成第二側牆的寬度，後續形成的第二多晶矽電阻的寬度取決於第二側牆的寬度，第一多晶矽電阻的長度取決於第二開口的長度，第一多晶矽電阻的高度和分柵式快閃記憶體的高度取決於所述掩膜層的厚度，且由於多晶矽電阻的阻值與多晶矽電阻的長度正相關，與多晶矽電阻的剖面面積成反比，即與第一多晶矽電阻的高度負相關，與第一多晶矽電阻、第二多晶矽電阻的寬度負相關，通過控制所述掩膜層的厚度、第二開口的寬度、長度和後續形成第二側牆的寬度，可以控制最終形成的第一多晶矽電阻、第二多晶矽電阻的大小。請參考圖6，為圖5中第二區域II的俯視圖，且圖5中第二區域的結構為圖6沿AAi方向的剖面結構示意圖。在本實施例中，所述第二開口 122的長度S2小於第二區域的矩形控制柵材料層114的寬度SI，所述第一開口的長度小於第一區域的矩形控制柵材料層的寬度，使得最終形成的第一側牆的長度小於控制柵的長度，最終形成的第二側牆的長度小於第二多晶矽電阻的長度，且所述第一開口 121、第二開口 122的位置位於矩形控制柵材料層的中間位置，最終形成的控制柵、第二多晶矽電阻的兩端未被第一側牆、第二側牆覆蓋，暴露出的控制柵、第二多晶矽電阻的兩端表面用於形成金屬矽化物和導電插塞，使得控制柵、第二多晶矽電阻分別與金屬互連層相連接。 請一併參考圖7和圖8，圖8為圖7的第二區域的俯視結構示意圖，在所述第一開口 121的側壁形成第一側牆131，在所述第二開口 122的側壁形成第二側牆132。所述第一側牆131、第二側牆132為氧化矽層、氮化矽層或兩者的疊層結構，形成側牆的工藝為本領域技術人員的公知技術，在此不作贅述。在本實施例中，所述第一側牆131和第二側牆132採用同一形成工藝形成。在其他實施例中，所述第一側牆和第二側牆也可以分開形成。所述第一側牆的厚度和第二側牆的厚度也可以不相同。由於第二側牆的厚度對應於第一多晶矽電阻、第二多晶矽電阻的寬度，因此通過控制所述第二側牆的厚度即可以控制第一多晶矽電阻、第二多晶矽電阻的寬度。請參考圖9，對所述第一開口 121暴露出來的控制柵材料層114、第二絕緣材料層113、浮柵材料層112、第一絕緣材料層111和第二開口 122暴露出來的控制柵材料層114進行刻蝕，直到暴露出第一區域I的半導體襯底100和第二區域II的隔離層200。在本實施例中，所述刻蝕工藝具體包括以所述第一側牆131、第二側牆132和掩膜層120為掩膜，對所述控制柵材料層114進行刻蝕，直到暴露出第一區域的第二絕緣材料層113和第二區域的隔離層200，在所述刻蝕後的第一開口 121和第二開口 122的側壁形成第三側牆133 ;以所述第三側牆133為掩膜，對所述第一區域的第二絕緣材料層113、浮柵材料層112、第一絕緣材料層111繼續刻蝕，直到暴露出所述第一區域的半導體襯底100表面。在其他實施例中，由於不同分柵式快閃記憶體對應於不同的浮柵結構、控制柵結構，即對應於不同的刻蝕工藝。因此所述對浮柵材料層、控制柵材料層的刻蝕方法能夠以多種不同於此描述的其它方式來實施，本領域技術人員可以在不違背本發明內涵的情況下做類似推廣。在本實施例中，在刻蝕第一開口 121暴露出來的第二絕緣材料層113、浮柵材料層112、第一絕緣材料層111時，還同時刻蝕第二開口 122暴露出來的隔離層200，使得部分厚度的隔離層200被刻蝕。但由於第二絕緣材料層113、第一絕緣材料層111往往很薄，而刻蝕浮柵材料層112的刻蝕氣體對氧化矽往往具有較高的刻蝕選擇比，不容易刻蝕掉隔離層200，使得刻蝕掉的隔離層的厚度很小。
請參考圖10，在所述第一開口 121 (請參考圖9)、第二開口 122 (請參考圖9)底部和側壁表面形成第一氧化層140，且在所述第一開口 121、第二開口 121內填充滿多晶矽，其中第一開口 121內的多晶矽形成字線141，第二開口 121內的多晶矽形成第一多晶矽電阻142。形成所述第一氧化層140、字線141和第一多晶矽電阻142的工藝具體包括在所述第一開口 121、第二開口 122側壁和底部表面，所述掩膜層120表面形成第一氧化矽材料層(未圖不)，在所述第一氧化娃材料層表面形成第一多晶娃材料層(未圖不)，且所述第一多晶娃材料層完全填充滿所述第一開口 121、第二開口 122 ;對所述掩膜層120表面的第一多晶娃材料層、第一氧化娃材料層進行化學機械研磨，直到所述第一區域的掩膜層120表面和第二區域的掩膜層120表面的第一多晶娃材料層、第一氧化娃材料層被完全去除,暴露出所述掩膜層120,使得所述第一開口、第二開口內填充滿多晶娃,其中，第一開口 121內 的第一多晶矽材料層140形成隧穿氧化層，第一開口 121內的多晶矽形成字線141，第二開口 122內的多晶矽形成第一多晶矽電阻142。在本實施例中，所述第一多晶矽材料層中原位摻雜有N型雜質離子或P型雜質離子，在其他實施例中，在形成所述字線和第一多晶矽電阻後，對所述字線和第一多晶矽電阻進行離子注入，使得所述形成的字線和第一多晶矽電阻內摻雜有N型雜質離子或P型雜質離子。通過控制所述摻雜離子的濃度，可以控制第一多晶矽電阻的阻值。在本實施例中，在形成字線的同時形成了第一多晶矽電阻，不需要額外再形成另一層多晶矽層用於形成第一多晶矽電阻，節省了沉積多晶矽的原料的消耗，且所述第一多晶矽電阻自對準地形成於所述第二開口內，後續不需要對多晶矽層進行光刻刻蝕形成多晶矽電阻，節省了工藝步驟，提高了工藝集成度。請參考圖11，去除所述掩膜層120 (請參考圖10)和被掩膜層120覆蓋的控制柵材料層114(請參考圖10)，位於第一側牆131下方的控制柵材料層形成控制柵115，位於第二側牆132下方的控制柵材料層形成第二多晶矽電阻116。去除所述掩膜層120的工藝為幹法刻蝕工藝或溼法刻蝕工藝。在本實施例中，利用熱磷酸對所述掩膜層120進行溼法刻蝕。去除所述掩膜層120後，在所述半導體襯底上形成圖形化的光刻膠層，所述圖形化的光刻膠層覆蓋字線、第一多晶矽電阻、第一側牆和第二側牆和部分區域的控制柵材料層。以所述圖形化的光刻膠層為掩膜，對原來位於掩膜層120下方的控制柵材料層進行刻蝕，直到暴露出第一區域的第二絕緣材料層113和第二區域的隔離層200，使得位於字線141兩側的控制柵材料層被分開，形成兩條控制柵115，使得位於第一多晶矽電阻142兩側的控制柵材料層被分開，形成兩條第二多晶矽電阻116。在本實施例中，在形成控制柵的同時形成了第二多晶矽電阻，不需要額外再形成另一層多晶矽層用於形成第二多晶矽電阻，節省了沉積多晶矽的原料的消耗，且所述第二多晶矽電阻利用第二側牆自對準的進行刻蝕，後續不需要對多晶矽層進行光刻刻蝕形成第二多晶矽電阻，節省了工藝步驟，提高了工藝集成度。請參考圖12，為圖11中第二區域的俯視圖，且圖11中第二區域的結構為圖12沿AA'方向的剖面結構示意圖，其中，為了附圖的簡潔，所述圖12中未圖示圖11中的第一氧化層140和第三側牆133。所述刻蝕形成的第二多晶矽電阻116的長度大於第二側牆132的長度，且第二側牆132隻覆蓋第二多晶矽電阻116的中間位置，所述第二多晶矽電阻116的兩端未被第二側牆132所覆蓋，使得後續在所述第二多晶矽電阻116的兩端表面可以形成金屬娃化物和導電插塞。請參考圖13，刻蝕去除所述控制柵材料層(請參考圖10)後，繼續刻蝕原來被掩膜層120 (請參考圖10)覆蓋的第二絕緣材料層113、浮柵材料層112、第一絕緣材料層111，直至暴露出第一區域的半導體襯底100，在第一區域形成分柵式快閃記憶體150。所述浮柵材料層形成分柵式快閃記憶體150的浮柵。形成所述分柵式快閃記憶體150後，還在所述分柵式快閃記憶體150側壁和多晶矽電阻的側壁表面形成第四側牆(未標示)，使得分柵式快閃記憶體150中的浮柵、控制柵、第二側牆下的第二多晶矽電阻116與外界電隔離，並防止在後續的離子摻雜工藝中將離子注入到浮柵、控制柵、第二多晶矽電阻中，影響器件的電學性能。請參考圖14，在所述字線141、第一多晶矽電阻142和半導體襯底100表面形成第四絕緣層151，在所述第四絕緣層151表面和第四側牆表面形成第二多晶矽材料層152。 在本實施例中，所述第四絕緣層151、第二多晶矽材料層152與第三區域的MOS電晶體的柵極結構中的柵介質層、多晶矽柵電極同時形成。由於所述存儲器電路中通常具有MOS電晶體，因此利用形成所述柵極結構的柵介質層、多晶矽柵電極形成第四絕緣層151、第二多晶矽材料層152，提高了工藝的集成度。在本實施例中，所述第四絕緣層151為利用熱氧化工藝形成的氧化矽層，所述第二多晶矽材料層152為利用化學氣相沉積工藝形成的多晶娃層。請一併參考圖15和圖16，圖15為本發明實施例的半導體集成器件形成過程的剖面結構示意圖，圖16為圖15中的第二區域的多晶矽電阻結構的俯視圖，且圖15中的多晶矽電阻結構為圖12沿AA'方向的剖面結構示意圖。對第一區域I和部分第二區域II的第二多晶矽材料層152和第四絕緣層151進行刻蝕，形成第三開口 153，所述第三開口 153暴露出第一多晶矽電阻142兩端的部分表面，且所述第二多晶矽材料層152暴露出第二多晶娃電阻116兩端的部分表面。在所述第三開口 153側壁形成第五側牆135。在所述暴露出的字線141表面、控制柵115表面、待形成源區的半導體襯底100表面、第一多晶矽電阻142表面、第二多晶娃電阻116表面和第二多晶娃材料層152表面形成金屬娃化物160。在本實施例中，所述金屬矽化物160為矽化鎳、矽化鈦、矽化鉭、矽化鎢、矽化鈷等，形成所述金屬娃化物160的工藝為自對準金屬娃化物工藝。由於自對準金屬娃化物工藝為本領域技術人員的公知技術，在此不作詳述。由於現有工藝形成多晶矽電阻的製造過程是先形成一層多晶矽材料層，對多晶矽材料層進行刻蝕形成多晶矽電阻後，在所述多晶矽電阻部分表面形成矽化物阻止層(salicide block layer, SAB),利用所述娃化物阻止層來保護多晶娃電阻表面,使得被覆蓋的多晶矽電阻表面不會形成不期望的矽化物。然而，矽化物阻止層的引入增大了工藝的複雜性，並且增大了製造成本。在本實施例中，所述第四絕緣層151、第二多晶矽材料層152形成在所述第一多晶矽電阻表面作為第一多晶矽電阻的矽化物阻擋層，所述形成在所述第二多晶矽電阻中間位置的表面的第二側牆132作為第二多晶矽電阻矽化物阻擋層，不需要額外形成矽化物阻擋層(SAB)，使得後續形成自對準金屬矽化物時只形成在所述暴露出的第一多晶矽電阻、第二多晶娃電阻兩端的表面，從而可以在金屬娃化物表面通過形成導電插塞將所述第一多晶娃電阻、第二多晶矽電阻互相連接。由於所述形成金屬矽化物的工藝為自對準金屬矽化物工藝，在所述暴露出的矽表面都會形成金屬矽化物，因此在本實施例中，在所述第三開口 153的側壁形成第五側牆135，由於所述第五側牆135的材料為氧化矽或氮化矽，所述第五側牆135表面不會形成金屬娃化物，使得暴露出的第一多晶娃電阻142表面的金屬娃化物和第二多晶娃材料層152表面的金屬娃化物電學隔離。由於現有的柵氧化層很薄，如果單單利用所述柵氧化層作為矽化物阻擋層，在形成金屬矽化物的過程中很容易被破壞，不能有效的起到矽化物阻擋層的作用，因此在本實施例中，利用形成柵極結構的柵介質層和多晶矽柵電極作為矽化物阻擋層，從而保證自對準金屬矽化物的順利形成。且由於所述第一多晶矽電阻142、第二多晶矽電阻116表面的金屬矽化物和第二多晶矽材料層152表面的金屬矽化物電學隔離，後續不需要對所述剩餘的 第二多晶矽材料層152進行刻蝕去除，節省了刻蝕工藝。在其他實施例中，對第一區域和部分第二區域的第二多晶矽材料層和第四絕緣層進行刻蝕，只保留靠近多晶矽電阻結構附近區域的第二多晶矽材料層，且在所述第一多晶矽電阻兩端的部分表面形成有第三開口，在所述第二多晶矽電阻兩端的部分表面形成有第四開口。在其他實施例中，對所述第二多晶矽材料層和第四絕緣層進行刻蝕後，只保留第一多晶娃電阻的中間位置表面的第二多晶娃材料層和第四絕緣層，所述位於第一多晶娃電阻的中間位置表面的第二多晶矽材料層和第四絕緣層作為第一多晶矽電阻的矽化物阻擋層，第二側牆作為第二多晶矽電阻的矽化物阻擋層，從而在所述第一多晶矽電阻、第二多晶娃電阻兩端暴露出的表面自對準地形成金屬娃化物。在其他實施例中，還可以在所述第一多晶矽電阻表面形成第三絕緣層，所述第三絕緣層的兩端暴露出第一多晶矽電阻表面，所述第三絕緣層作為矽化物阻擋層，使得後續在所述第三絕緣層的兩端暴露出的第一多晶矽電阻表面形成自對準金屬矽化物和導電插塞。形成所述金屬矽化物後，後續在所述半導體襯底表面形成覆蓋分柵式快閃記憶體和多晶矽電阻結構的層間介質層(未圖示)，並在所述控制柵115的金屬矽化物表面、字線141的金屬娃化物、第一多晶娃電阻142的金屬娃化物表面、第二多晶娃電阻116的金屬娃化物表面的層間介質層內形成導電插塞，並利用層間介質層表面的金屬互連層通過導電插塞將所述第一多晶矽電阻142和第二多晶矽電阻116相連接形成多晶矽電阻結構。在本實施例中，所述分柵式快閃記憶體的控制柵表面的金屬矽化物、導電插塞與第二多晶娃電阻表面的金屬娃化物、導電插塞同時形成，所述分柵式快閃記憶體的字線表面的金屬娃化物、導電插塞與第一多晶娃電阻表面的金屬娃化物、導電插塞同時形成。在其他實施例中，所述分柵式快閃記憶體的控制柵、字線表面的金屬矽化物、導電插塞與第一多晶矽電阻、第二多晶娃電阻表面的金屬娃化物、導電插塞也可以分開形成。在本實施例中，請參考圖17，相鄰的第一多晶矽電阻116通過金屬矽化物160、導電插塞161、金屬互連層162串聯相連接,相鄰的第二多晶娃電阻142通過金屬娃化物160、導電插塞161、金屬互連層162串聯相連接,且所述其中一個第一多晶娃電阻142和其中一個第二多晶娃電阻116通過金屬娃化物160、導電插塞161、金屬互連層162串聯相連接,使得一個多晶矽電阻結構內的所有第一多晶矽電阻142和第二多晶矽電阻116串聯相連接，從而形成一個阻值較大的多晶矽電阻結構。且通過控制串聯的第一多晶矽電阻和第二多晶矽電阻的條數，可以很方便的控制最終產生的多晶矽電阻結構的阻值。在其他實施例中，請參考圖18，還可以將相鄰的第一多晶矽電阻142、第二多晶矽電阻116通過金屬娃化物160、導電插塞161、金屬互連層162串聯相連接,從而形成一個阻值較大的多晶矽電阻結構。在其他實施例中，請參考圖19，還可以將相鄰的第一多晶矽電阻142、第二多晶矽電阻116並聯後與其他第一多晶矽電阻142、第二多晶矽電阻116或兩者的並連結構通過金屬矽化物160、導電插塞161、金屬互連層162串聯相連接，從而形成一個阻值較大的多晶矽電阻結構。
本發明實施例還提供了一種多晶矽電阻結構，請一併參考圖15和圖17，包括半導體襯底100，位於所述半導體襯底100表面的隔離層200，位於所述隔離層200表面的偶數個第二多晶矽電阻116，位於所述第二多晶矽電阻116中間位置表面的第二側牆132，位於每兩個相鄰第二側牆132之間的開口內的第一多晶矽電阻142，位於未被第二側牆132覆蓋的第二多晶娃電阻116兩端表面和第一多晶娃電阻116兩端表面的金屬娃化物160,位於所述金屬娃化物160表面的導電插塞161,所述第一多晶娃電阻142和第二多晶娃電阻116通過與所述導電插塞161相連接的金屬互連層162相連接形成多晶矽電阻結構。在本實施例中，相鄰的第一多晶矽電阻116通過金屬矽化物160、導電插塞161、金屬互連層162串聯相連接,相鄰的第二多晶娃電阻142通過金屬娃化物160、導電插塞161、金屬互連層162串聯相連接，且所述其中一個第一多晶矽電阻142和其中一個第二多晶矽電阻116通過金屬娃化物160、導電插塞161、金屬互連層162串聯相連接,使得一個多晶娃電阻結構內的所有第一多晶矽電阻142和第二多晶矽電阻116串聯相連接，從而形成一個阻值較大的多晶矽電阻結構。在其他實施例中，還可以將相鄰的第一多晶矽電阻、第二多晶矽電阻通過金屬矽化物、導電插塞、金屬互連層串聯相連接，從而形成一個阻值較大的多晶矽電阻結構。在其他實施例中，還可以將相鄰的第一多晶矽電阻、第二多晶矽電阻並聯後與其他第一多晶矽電阻、第二多晶矽電阻或兩者的並連結構通過金屬矽化物、導電插塞、金屬互連層串聯相連接，從而形成一個阻值較大的多晶矽電阻結構。綜上，本發明實施例在第一區域和第二區域上形成控制柵材料層，且對所述第一區域和第二區域的控制柵材料層同步進行刻蝕，在第一區域形成分柵式快閃記憶體的控制柵，在第二區域形成第二多晶矽電阻，且在形成分柵式快閃記憶體的字線的同時在第二區域形成第一多晶矽電阻，不需要增加任何額外的工藝，縮短了工藝周期，並節省了沉積多晶矽的原料的消耗，節省了生產工藝成本。進一步的，本發明實施例的第二多晶矽電阻的長度大於第二側牆的長度，所述第二側牆只覆蓋第二多晶矽電阻的中間位置表面，利用形成在第二多晶矽電阻表面的第二側牆作為矽化物阻擋層，且所述第二側牆與形成分柵式快閃記憶體的第一側牆同時形成，不需要額外再形成自對準矽化物阻擋層，節省了生產工藝成本。進一步的，本發明實施例在所述第一多晶矽電阻表面形成第四絕緣層，在所述第四絕緣層表面形成第二多晶矽材料層，所述第二多晶矽材料層和第四絕緣層作為自對準的矽化物阻擋層，且所述第四絕緣層、第二多晶矽材料層與形成MOS電晶體的柵極結構中的柵介質層、多晶矽柵電極同時形成，不需要額外再形成矽化物阻擋層，節省了生產工藝成本。本發明雖然已以較佳實施例公開如上，但其並不是用來限定本發明，任何本領域技術人員在不脫離本發明的精神和範圍內，都可以利用上述揭示的方法和技術內容對本發 明技術方案做出可能的變動和修改，因此，凡是未脫離本發明技術方案的內容，依據本發明的技術實質對以上實施例所作的任何簡單修改、等同變化及修飾，均屬於本發明技術方案的保護範圍。
權利要求
1.一種半導體集成器件形成方法，其特徵在於，包括提供半導體襯底，所述半導體襯底具有第一區域和與第一區域相對的第二區域，所述第一區域的半導體襯底表面形成有第一絕緣材料層，所述第一絕緣材料層表面形成有浮柵材料層，所述浮柵材料層表面形成有第二絕緣材料層，所述第二區域的半導體襯底表面形成有隔離層，所述第一區域的第二絕緣材料層表面和第二區域的隔離層表面形成有控制柵材料層；在所述控制柵材料層表面形成具有開口的掩膜層，其中，位於第一區域的開口為第一開口，位於第二區域的開口為第二開口 ；在所述第一開口的側壁形成第一側牆，在所述第二開口的側壁形成第二側牆；對所述第一開口暴露出來的控制柵材料層、第二絕緣材料層、浮柵材料層、第一絕緣材料層和第二開口暴露出來的控制柵材料層進行刻蝕，直到暴露出第一區域的半導體襯底和第二區域的隔離層；在所述第一開口、第二開口底部和側壁表面形成第一氧化層，且在所述第一開口、第二開口內填充滿多晶矽，其中第一開口內的多晶矽形成字線，第二開口內的多晶矽形成第一多晶娃電阻；去除所述掩膜層和被掩膜層覆蓋的部分控制柵材料層，位於第一側牆下方的控制柵材料層形成控制柵，位於第二側牆下方的控制柵材料層形成第二多晶矽電阻，且暴露出所述控制柵、多晶矽電阻的兩端表面；刻蝕所述被掩膜層覆蓋的第二絕緣材料層、浮柵材料層、第一絕緣材料層，直至暴露出第一區域的半導體襯底，在第一區域形成分柵式快閃記憶體；在所述第一多晶矽電阻和第二多晶矽電阻暴露出的兩端表面形成金屬矽化物和導電插塞，在所述導電插塞表面形成金屬互連層，並通過金屬矽化物、導電插塞和金屬互連層將第一多晶矽電阻和第二多晶矽電阻相連接形成多晶矽電阻結構。
2.如權利要求1所述的半導體集成器件形成方法，其特徵在於，還包括形成分柵式快閃記憶體後，在所述第一多晶矽電阻表面形成第三絕緣層，所述第三絕緣層暴露出第一多晶矽電阻的兩端表面，在所述暴露出的第一多晶矽電阻兩端表面和字線表面形成金屬矽化物，在所述金屬娃化物表面形成導電插塞。
3.如權利要求1所述的半導體集成器件形成方法，其特徵在於，還包括形成分柵式快閃記憶體後，在所述半導體襯底上形成第四絕緣層，在所述第四絕緣層表面形成第二多晶矽材料層，對所述第一區域和部分第二區域的第二多晶矽材料層、第四絕緣層進行刻蝕，暴露出所述第一多晶矽電阻的兩端和第二多晶矽電阻的兩端，在所述暴露出的第一多晶矽電阻兩端表面和第二多晶娃電阻兩端表面形成金屬娃化物，在所述金屬娃化物表面形成導電插塞。
4.如權利要求3所述的半導體集成器件形成方法，其特徵在於，所述半導體襯底還包括第三區域，所述第三區域用於形成MOS電晶體，所述第四絕緣層、第二多晶矽材料層與第三區域MOS電晶體的柵極結構中的柵介質層、多晶矽柵電極同時形成。
5.如權利要求2或3所述的半導體集成器件形成方法，其特徵在於，在所述暴露出的第一多晶娃電阻表面形成金屬娃化物和導電插塞的同時，在所述分柵式快閃記憶體的字線表面形成金屬娃化物和導電插塞。
6.如權利要求1所述的半導體集成器件形成方法，其特徵在於，所述第二多晶矽電阻的長度大於第二側牆的長度，所述第二側牆只覆蓋第二多晶矽電阻的中間位置表面，所述控制柵的長度大於第一側牆的長度，所述第一側牆只覆蓋控制柵的中間位置表面，在所述控制柵的兩端表面和所述第二多晶矽電阻的兩端表面形成金屬矽化物，在所述金屬矽化物表面形成導電插塞。
7.如權利要求6所述的半導體集成器件形成方法，其特徵在於，在所述暴露出的第二多晶矽電阻兩端的表面形成金屬矽化物和導電插塞的同時，在所述暴露出的分柵式快閃記憶體的控制柵表面形成金屬娃化物和導電插塞。
8.如權利要求2、3或6所述的半導體集成器件形成方法，其特徵在於，所述金屬矽化物的形成工藝為自對準金屬娃化物形成工藝。
9.如權利要求1所述的半導體集成器件形成方法，其特徵在於，所述控制柵材料層的材料為多晶矽，且所述控制柵材料層中摻雜有N型雜質離子或P型雜質離子。
10.如權利要求1所述的半導體集成器件形成方法，其特徵在於，所述第一多晶矽電阻中摻雜有N型雜質離子或P型雜質離子。
11.如權利要求1所述的半導體集成器件形成方法，其特徵在於，通過控制第二開口和第二側牆的寬度，控制第一多晶矽電阻和第二多晶矽電阻的阻值。
12.—種多晶娃電阻結構,其特徵在於,包括半導體襯底，位於所述半導體襯底表面的隔離層，位於所述隔離層表面的偶數個第二多晶矽電阻，位於所述第二多晶矽電阻中間位置表面的側牆，位於每兩個相鄰側牆之間的開口內的第一多晶矽電阻，位於未被側牆覆蓋的第二多晶娃電阻兩端表面和第一多晶娃電阻兩端表面的金屬娃化物，位於所述金屬娃化物表面的導電插塞，所述第一多晶矽電阻和第二多晶矽電阻通過與所述導電插塞相連接的金屬互連層相連接。
13.如權利要求12所述的多晶矽電阻結構，其特徵在於，相鄰的第一多晶矽電阻通過金屬矽化物、導電插塞、金屬互連層串聯相連接，相鄰的第二多晶矽電阻通過金屬矽化物、 導電插塞、金屬互連層串聯相連接，且所述其中一個第一多晶矽電阻和其中一個第二多晶矽電阻通過金屬矽化物、導電插塞、金屬互連層串聯相連接。
14.如權利要求12所述的多晶矽電阻結構，其特徵在於，相鄰的第一多晶矽電阻、第二多晶矽電阻通過金屬矽化物、導電插塞、金屬互連層串聯相連接。
15.如權利要求12所述的多晶矽電阻結構，其特徵在於，相鄰的第一多晶矽電阻、第二多晶矽電阻並聯後與其他第一多晶矽電阻、第二多晶矽電阻或兩者的並連結構通過金屬矽化物、導電插塞、金屬互連層串聯相連接。
全文摘要
一種多晶矽電阻結構及對應的半導體集成器件形成方法，所述半導體集成器件形成方法在第一區域和第二區域上形成控制柵材料層，且對所述第一區域和第二區域的控制柵材料層同步進行刻蝕，在第一區域形成分柵式快閃記憶體的控制柵，在第二區域形成第二多晶矽電阻，且在形成分柵式快閃記憶體的字線的同時在第二區域形成第一多晶矽電阻，不需要增加任何額外的工藝，縮短了工藝周期，並節省了沉積多晶矽的原料的消耗，節省了生產工藝成本。
文檔編號H01L27/115GK103021955SQ20121056444
公開日2013年4月3日 申請日期2012年12月21日 優先權日2012年12月21日
發明者江紅 申請人:上海宏力半導體製造有限公司