一種雙列交錯複製位線電路的製作方法
2023-09-20 18:41:40
一種雙列交錯複製位線電路的製作方法
【專利摘要】本發明公開了一種雙列交錯複製位線電路，其時鐘信號線CK直接連接到正接的第一組2N個放電單元RC的第一字線控制信號端WLL上，在時鐘信號有效時，與第一組2N個放電單元RC的第一位線信號端BL連接的第一複製位線RBL放電；隨後，第一複製位線RBL通過第一反相器I1連接到反接的第二組2N個放電單元RC的第一字線控制信號端WLL上，因此與第二組2N個放電單元RC的第一位線信號端BL連接的第一複製位線RBL繼續放電，最後通過第二反相器I2向存儲陣列模塊輸出靈敏放大器使能信號SAE。本發明實施例能夠提高SRAM時序產生電路工藝魯棒性，並且可以在不改變傳統放電單元RC內部結構的情況下進一步降低工藝偏差。
【專利說明】一種雙列交錯複製位線電路
【技術領域】
[0001] 本發明涉及集成電路設計領域，尤其是一種可以提高SRAM(靜態隨機存儲器）時 序產生電路工藝魯棒性的雙列交錯複製位線電路結構。
【背景技術】
[0002] 隨著科技水平的發展，高速和低功耗已成為當前集成電路設計的重要指標。SRAM 設計是集成電路設計的重要組成部分，SRAM的時序控制對於改善SRAM晶片的性能具有重 要作用，尤其是當電源電壓VDD降低後，時序延時電路的性能會產生較大的偏差，工藝的進 步也會對晶片穩定性產生重要影響。
[0003] 為了在降低電源電壓節省功耗的前提下提高抗工藝變化魯棒性，現有技術中主要 包括以下幾種方案：
[0004] (1)如圖1所示是B.S.Amrutur和M.A.Horowitz在1998年提出的傳統複製位線 電路結構，在現有技術中廣泛使用。該傳統複製位線電路由時序複製電路和存儲單元陣列 組成；其中，時序複製電路由N個放電單元RC和一定數目的冗餘單元DC組成，RC和DC的 總數之和與被複製的存儲單元的某一列位線單元總數相等；當位線放電到一定值時，通過 反向器輸出靈敏放大器使能信號SAE，開啟靈敏放大器，實現對時序延時的控制。這種傳統 複製位線電路可以提高時序在低電壓下的偏差，但是隨著工藝的進步，這種傳統的位線復 制技術已無法很好的改善低電壓下的時序偏差問題，當電源電壓降低時，工藝偏差會變得 很差，會使SRAM晶片的性能大幅下降。
[0005] (2)如圖2所示是S. Komatsu等人在2009年提出的多級複製位線電路結構。該多 級複製位線電路結構是將傳統複製位線分成M級，使用傳統的放電單元RC和冗餘單元DC， 並且每一級的放電單元RC的數目與傳統複製位線的放電單元RC的數目相等，每一級複製 位線用反相器輸出到下一級的字線信號，這可以很好地將工藝偏差降低到傳統複製位線的 l/#。但是當級數M增多時，反相器的數目也會增多，這會使晶片的面積相應增大，同時帶 來的延遲和量化誤差也會增加。
[0006] (3)如圖3所示是Y. Niki等人在2011年提出的數字複製位線延時電路結構。該 數字複製位線延時電路結構是由傳統複製位線與倍乘電路組成，也使用傳統的放電單元RC 和冗餘單元DC，並且所使用放電單元RC的數目比傳統複製位線的放電單元RC的數目增加 K倍，這可以將工藝偏差降低到傳統複製位線的1/#,但是當倍數K增大時，倍乘電路會 變得相當不穩定，很難實現準確倍乘，並且帶來的量化誤差影響也變得越來越大，甚至會超 過複製位線的工藝偏差的影響。
[0007] (4)如圖4所示是Y. Li等人在2014年提出的一種雙複製位線技術電路結構，該雙 複製位線技術電路結構充分利用了傳統複製位線的兩條位線，使用新型雙端放電單元RC， 在保持和傳統複製位線電路面積不變的基礎上，可以將工藝偏差降低為傳統複製位線的 丨/VI。但是由於位線電容變大，使位線充電時間增加，這樣會使位線預充時間增加，影響芯 片速度。
【發明內容】
[0008] 針對現有技術中的上述不足之處，本發明提供了一種雙列交錯複製位線電路，能 夠提高SRAM時序產生電路工藝魯棒性，在不改變傳統放電單元RC內部結構的情況下將工 藝偏差降低為傳統複製位線的1/2。
[0009] 本發明的目的是通過以下技術方案實現的：
[0010] 一種雙列交錯複製位線電路，由時序複製模塊和存儲陣列模塊構成；所述的時序 複製模塊包括：第一複製位線RBL、第二複製位線RBLB、第三PMOS管P3、第四PMOS管P4、第 一反相器II、第二反相器12、第一組2N個放電單元RC、第二組2N個放電單元RC以及多個 冗餘單元DC;
[0011] 時鐘信號線CK與第三PMOS管P3的柵極和第四PMOS管P4的柵極電連接；第三 PMOS管P3的源極和第四PMOS管P4的源極均與電源電壓VDD電連接；第三PMOS管P3的 漏極與第一複製位線RBL電連接；第四PMOS管P4的漏極與第二複製位線RBLB電連接；
[0012] 冗餘單元DC的第一位線信號端BL均與第一複製位線RBL電連接，冗餘單元DC的 第二位線信號端BLB均與第二複製位線RBLB電連接，而冗餘單元DC的第一字線控制信號 端WLL和第二字線控制信號端WLR均接地；
[0013] 第一組2N個放電單元RC的第一位線信號端BL均與第一複製位線RBL電連接，第 一組2N個放電單元RC的第二位線信號端BLB均與第二複製位線RBLB電連接，而第一組2N 個放電單元RC的第一字線控制信號端WLL均與時鐘信號線CK電連接，第一組2N個放電單 元RC的第二字線控制信號端WLR均接地；
[0014] 第二組2N個放電單元RC的第一位線信號端BL均與第二複製位線RBLB電連接， 第二組2N個放電單元RC的第二位線信號端BLB均與第一複製位線RBL電連接，而第二組 2N個放電單元RC的第一字線控制信號端WLL通過第一反相器Il與第一複製位線RBL電連 接，第二組2N個放電單元RC的第二字線控制信號端WLR均接地；第四PMOS管P4的漏極通 過第二反相器12向存儲陣列模塊輸出靈敏放大器使能信號SAE。
[0015] 優選地，所述的放電單元RC包括第一PMOS管P1、第二PMOS管P2、第一NMOS管 Nl、第二NMOS管N2、第三NMOS管N3和第四NMOS管N4 ;
[0016] 第一PMOS管Pl與第一NMOS管Nl構成一個反相器；第一PMOS管Pl的柵極與第一 NMOS管Nl的柵極連接在一起後接到電源電壓VDD和第四NMOS管M的源極上；第一PMOS 管Pl的漏極與第一NMOS管Nl的漏極連接在一起後接到第三NMOS管N3的源極；
[0017] 第二PMOS管P2與第二NMOS管N2構成一個反相器；第二PMOS管P2的柵極與第 二NMOS管N2的柵極連接在一起後接到第三NMOS管N3的源極；第二PMOS管P2的漏極與 第二NMOS管N2的漏極連接在一起後接到第四NMOS管M的源極；
[0018] 第三NMOS管N3的柵極為放電單元RC的第一字線控制信號端WLL，第四NMOS管 N4的柵極為放電單元RC的第二字線控制信號端WLR，第三NMOS管N3的漏極為放電單元RC 的第一位線信號端BL，第四NMOS管M的漏極為放電單元RC的第二位線信號端BLB。
[0019] 由上述本發明提供的技術方案可以看出，本發明實施例所提供的雙列交錯複製位 線電路在時鐘信號有效（即時鐘信號線CK為高電平）時，由於時鐘信號線CK直接連接到 正接的第一組2N個放電單元RC的第一字線控制信號端WLL上，因此與第一組2N個放電單 元RC的第一位線信號端BL連接的第一複製位線RBL放電；隨後，由於第一複製位線RBL通 過第一反相器Il連接到反接的第二組2N個放電單元RC的第一字線控制信號端WLL上，因 此與第二組2N個放電單元RC的第一位線信號端BL連接的第二複製位線RBLB放電，最後 通過第二反相器12向存儲陣列模塊輸出靈敏放大器使能信號SAE。
【專利附圖】
【附圖說明】
[0020] 為了更清楚地說明本發明實施例的技術方案，下面將對實施例描述中所需要使用 的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發明的一些實施例，對於本 領域的普通技術人員來講，在不付出創造性勞動行的前提下，還可以根據這些附圖獲得其 他附圖。
[0021] 圖1為現有技術中傳統複製位線電路的結構示意圖。
[0022] 圖2為現有技術中多級複製位線電路的結構示意圖。
[0023] 圖3為現有技術中數字複製位線延時電路的結構示意圖。
[0024] 圖4為現有技術中雙複製位線電路的結構示意圖。
[0025] 圖5為本發明實施例所提供的雙列交錯複製位線電路的結構示意圖。
[0026] 圖6為本發明實施例所提供的雙列交錯複製位線電路的內部結構示意圖。
[0027] 圖7為現有技術中傳統複製位線電路的SAE(即靈敏放大器使能信號）時序波形 圖（仿真條件為：Corner:SS;Temperature:-40°C;VDD:0· 8V; 128 行）〇
[0028] 圖8為現有技術中雙複製位線電路的SAE時序波形圖（仿真條件為！Corner:SS; Temperature:-40°C;VDD:0· 8V; 128 行）〇
[0029] 圖9為本發明實施例所提供的雙列交錯複製位線電路的SAE時序波形圖（仿真條 件為：Corner:SS;Temperature:_4〇。〇；VDD:0·8V;128 行）〇
[0030] 圖10為本發明實施例所提供的傳統複製位線電路、雙複製位線電路以及本發 明的雙列交錯複製位線電路在不同工藝角下的蒙特卡羅仿真結果對比圖（仿真條件為： Temperature:-40°C;VDD:0· 8V; 128 行）〇
【具體實施方式】
[0031] 下面結合本發明實施例中的附圖，對本發明實施例中的技術方案進行清楚、完整 地描述，顯然，所描述的實施例僅僅是本發明一部分實施例，而不是全部的實施例。基於本 發明的實施例，本領域普通技術人員在沒有做出創造性勞動前提下所獲得的所有其他實施 例，都屬於本發明的保護範圍。
[0032] 下面對本發明所提供的雙列交錯複製位線電路進行詳細描述。
[0033] 如圖5和圖6所示，一種雙列交錯複製位線電路，由時序複製模塊和存儲陣列模塊 構成；該時序複製模塊的具體結構可以包括：第一複製位線RBL、第二複製位線RBLB、第三 PMOS管P3、第四PMOS管P4、第一反相器II、第二反相器12、第一組2N個放電單元RC、第二 組2N個放電單元RC以及多個冗餘單元DC。
[0034] 時鐘信號線CK與第三PMOS管P3的柵極和第四PMOS管P4的柵極電連接；第三 PMOS管P3的源極和第四PMOS管P4的源極均與電源電壓VDD電連接；第三PMOS管P3的 漏極與第一複製位線RBL電連接；第四PMOS管P4的漏極與第二複製位線RBLB電連接。第 四PMOS管P4的漏極通過第二反相器12向存儲陣列模塊輸出靈敏放大器使能信號SAE。
[0035] 冗餘單元DC的第一位線信號端BL均與第一複製位線RBL電連接，冗餘單元DC的 第二位線信號端BLB均與第二複製位線RBLB電連接，而冗餘單元DC的第一字線控制信號 端WLL和第二字線控制信號端WLR均接地。
[0036] 第一組2N個放電單元RC的第一位線信號端BL均與第一複製位線RBL電連接，而 第一組2N個放電單元RC的第二位線信號端BLB均與第二複製位線RBLB電連接，即第一組 2N個放電單元RC為正接。第一組2N個放電單元RC的第一字線控制信號端WLL均與時鐘 信號線CK電連接，第一組2N個放電單元RC的第二字線控制信號端WLR均接地。
[0037] 第二組2N個放電單元RC的第一位線信號端BL均與第二複製位線RBLB電連接， 第二組2N個放電單元RC的第二位線信號端BLB均與第一複製位線RBL電連接，即第二組 2N個放電單元RC為反接。第二組2N個放電單元RC的第一字線控制信號端WLL通過第一 反相器Il與第一複製位線RBL連接，第二組2N個放電單元RC的第二字線控制信號端WLR 均接地。
[0038] 其中，上述放電單元RC均可以採用傳統複製位線電路的放電單元RC，這可以避免 使用可能會帶來影響的雙端放電單元，從而可以保障本發明實施例所提供的雙列交錯複製 位線電路的充電時間與傳統複製位線電路基本保持一致。該放電單元RC的具體結構包括 第一PMOS管Pl、第二PMOS管P2、第一NMOS管Nl、第二NMOS管N2、第三NMOS管N3和第四 NMOS管N4。第一PMOS管Pl與第一NMOS管Nl構成一個反相器；第一PMOS管Pl的柵極與 第一NMOS管Nl的柵極連接在一起後接到電源電壓VDD和第四NMOS管M的源極上；第一 PMOS管Pl的漏極與第一NMOS管Nl的漏極連接在一起後接到第三NMOS管N3的源極。第 二PMOS管P2與第二NMOS管N2構成一個反相器；第二PMOS管P2的柵極與第二NMOS管N2 的柵極連接在一起後接到第三NMOS管N3的源極；第二PMOS管P2的漏極與第二NMOS管N2 的漏極連接在一起後接到第四NMOS管M的源極。第三NMOS管N3的柵極為放電單元RC 的第一字線控制信號端WLL，第四NMOS管M的柵極為放電單元RC的第二字線控制信號端 WLR，第三NMOS管N3的漏極為放電單元RC的第一位線信號端BL，第四NMOS管M的漏極為 放電單元RC的第二位線信號端BLB。
[0039] 具體地，第一組2N個放電單元RC、第二組2N個放電單元RC、冗餘單元DC三者的 總數之和與被複製的存儲單元的某一列位線存儲單元MC總數相等。在預充階段，第一複製 位線RBL和第二複製位線RBLB均充電為高電平，其充電時間與傳統複製位線電路基本保持 一致。當時鐘信號有效（即時鐘信號線CK為高電平）時，由於時鐘信號線CK直接連接到 正接的第一組2N個放電單元RC的第一字線控制信號端WLL上，因此與第一組2N個放電單 元RC的第一位線信號端BL連接的第一複製位線RBL放電；隨後，由於第一複製位線RBL通 過第一反相器Il連接到反接的第二組2N個放電單元RC的第一字線控制信號端WLL上，因 此與第二組2N個放電單元RC的第一位線信號端BL連接的第二複製位線RBLB放電，最後 通過第二反相器12向存儲陣列模塊輸出靈敏放大器使能信號SAE。
[0040] 進一步地，該雙列交錯複製位線電路的原理為：當正接放電單元RC的數目和反 接放電單元RC的數目各增大一倍後，第一複製位線RBL和第二複製位線RBLB的放電時 間延遲均是傳統複製位線電路的1/2,而當第一複製位線RBL放完電後會使第二複製位線 RBLB繼續放電，因此兩邊總的放電時間延遲與傳統複製位線電路的放電時間延遲相等；由Y.Niki等人在2011年提出的數字複製位線延時電路結構的相關原理可知：在本發明所提 供的雙列交錯複製位線電路中，第一複製位線RBL的放電電路的時序工藝偏差變為傳統 複製位線電路的l/2v'I，第二複製位線RBLB的放電電路的時序工藝偏差也變為傳統複製 位線電路的1/2力，因此本發明所提供的雙列交錯複製位線電路總體的時序工藝偏差為
【權利要求】
1. 一種雙列交錯複製位線電路，其特徵在於，由時序複製模塊和存儲陣列模塊構成； 所述的時序複製模塊包括：第一複製位線RBL、第二複製位線RBLB、第三PMOS管P3、第四 PMOS管P4、第一反相器II、第二反相器12、第一組2N個放電單元RC、第二組2N個放電單元 RC以及多個冗餘單元DC ; 時鐘信號線CK與第三PMOS管P3的柵極和第四PMOS管P4的柵極電連接；第三PMOS 管P3的源極和第四PMOS管P4的源極均與電源電壓VDD電連接；第三PMOS管P3的漏極與 第一複製位線RBL電連接；第四PMOS管P4的漏極與第二複製位線RBLB電連接； 冗餘單元DC的第一位線信號端BL均與第一複製位線RBL電連接，冗餘單元DC的第二 位線信號端BLB均與第二複製位線RBLB電連接，而冗餘單元DC的第一字線控制信號端WLL 和第二字線控制信號端WLR均接地； 第一組2N個放電單元RC的第一位線信號端BL均與第一複製位線RBL電連接，第一組 2N個放電單元RC的第二位線信號端BLB均與第二複製位線RBLB電連接，而第一組2N個 放電單元RC的第一字線控制信號端WLL均與時鐘信號線CK電連接，第一組2N個放電單元 RC的第二字線控制信號端WLR均接地； 第二組2N個放電單元RC的第一位線信號端BL均與第二複製位線RBLB電連接，第二 組2N個放電單元RC的第二位線信號端BLB均與第一複製位線RBL電連接，而第二組2N個 放電單元RC的第一字線控制信號端WLL通過第一反相器II與第一複製位線RBL電連接， 第二組2N個放電單元RC的第二字線控制信號端WLR均接地； 第四PMOS管P4的漏極通過第二反相器12向存儲陣列模塊輸出靈敏放大器使能信號 SAE〇
2. 根據權利要求1所述的雙列交錯複製位線電路，其特徵在於，所述的放電單元RC包 括第一 PMOS管P1、第二PMOS管P2、第一 NM0S管N1、第二NM0S管N2、第三NM0S管N3和第 四 NM0S 管 N4 ; 第一 PMOS管P1與第一 NM0S管N1構成一個反相器；第一 PMOS管P1的柵極與第一 NM0S 管N1的柵極連接在一起後接到電源電壓VDD和第四NM0S管N4的源極上；第一 PMOS管P1 的漏極與第一 NM0S管N1的漏極連接在一起後接到第三NM0S管N3的源極； 第二PMOS管P2與第二NM0S管N2構成一個反相器；第二PMOS管P2的柵極與第二NM0S 管N2的柵極連接在一起後接到第三NM0S管N3的源極；第二PMOS管P2的漏極與第二NM0S 管N2的漏極連接在一起後接到第四NM0S管N4的源極； 第三NM0S管N3的柵極為放電單元RC的第一字線控制信號端WLL，第四NM0S管N4的 柵極為放電單元RC的第二字線控制信號端WLR，第三NM0S管N3的漏極為放電單元RC的第 一位線信號端BL，第四NM0S管N4的漏極為放電單元RC的第二位線信號端BLB。
【文檔編號】G11C16/20GK104485133SQ201410746950
【公開日】2015年4月1日 申請日期:2014年12月8日 優先權日:2014年12月8日
【發明者】李正平, 彭春雨, 閆錦龍, 盧文娟, 陶有武, 譚守標, 陳軍寧, 周永亮 申請人:安徽大學