一種邏輯複合寄存器系統及抵抗能量分析攻擊的方法
2023-09-20 13:43:00 1
一種邏輯複合寄存器系統及抵抗能量分析攻擊的方法
【專利摘要】本發明公開了一種邏輯複合寄存器系統及抵抗能量分析攻擊的方法，通過重量補償寄存器對工作寄存器進行漢明重量補償；由距離補償寄存器對工作寄存器進行漢明距離補償；由雙補償寄存器對重量補償寄存器進行漢明距離補償，並對距離補償寄存器進行漢明重量補償。從而在不改變整個邏輯複合寄存器系統乃至晶片硬體設備的時序的同時，提高了整個晶片硬體設備的吞吐率。
【專利說明】一種邏輯複合寄存器系統及抵抗能量分析攻擊的方法
【技術領域】
[0001]本發明涉及計算機安全領域，特別涉及一種邏輯複合寄存器系統及抵抗能量分析攻擊的方法。
【背景技術】
[0002]當前，隨著科技的進步，各種各樣的晶片硬體設備以其體積小、計算速度快、外形多樣、可以應用於多種電子商務場景和使用壽命長等特點，得到了廣泛應用，擁有廣闊的市場前景。
[0003]伴隨著晶片硬體設備的廣泛應用，其側信道安全問題也逐漸暴露出來，通過晶片能量消耗的分析，可以探知晶片所處理的信息，從而導致信息洩漏事故。而在晶片硬體設備中，寄存器的能量消耗變化比較明顯。
[0004]在資訊理論中，兩個等長字符串之間的漢明距離(HD)是兩個字符串對應位置的字符不同的個數，即一個字符串變換成另外一個字符串所需要替換的字符個數；漢明重量(HW)是字符串相對於同樣長度的零字符串的漢明距離，即字符串中非零的元素個數。對於晶片硬體設備中所使用的標準寄存器而言，一個時鐘周期的HW值表示該寄存器在該時鐘周期所存儲的比特串中I的個數；相鄰兩個時鐘周期的HD值表示該寄存器在這兩個時鐘周期所存儲的兩個比特串對應位置的比特值(O或I)不同的個數。根據能量分析理論，在工作狀態下，如果標準寄存器的HW和HD值不是恆定的，則該寄存器的能量消耗也會產生變化，可以通過能量分析攻擊技術恢復出標準寄存器乃至晶片硬體設備中存儲的信息。
[0005]因此，需要對晶片硬體設備中的寄存器進行特定的保護，使其具備抵抗能量分析攻擊的能力，具體實現方式如下。
[0006]在晶片硬體設備上均使用特定的抵抗能量分析攻擊寄存器，比如用雙柵預充電結構(DPL)實現的寄存器，這種寄存器由4個與標準寄存器位數相同的子寄存器構成，當一個時鐘周期開始、數據輸入到該寄存器中時，輸入數據存儲到第一個子寄存器，輸入數據取反後輸入到第二個子寄存器；當下一個時鐘周期開始時，第一個子寄存器中存儲的數據輸入到第三個子寄存器，第二個子寄存器中存儲的數據輸入到第四個子寄存器，並且同時將前兩個子寄存器存儲的數據置零。如圖7所示，0?1^結構寄存器被賦值為序列「1，0，0，1，1」時，需要2個時鐘周期才能輸出序列中的I個值，即5個序列值需要10個時鐘周期才能全部輸出。這種結構的寄存器導致寄存器乃至整個晶片硬體設備的吞吐率降為原來的一半。
【發明內容】
[0007]有鑑於此，本發明的主要目的在於提供一種不降低晶片硬體設備吞吐率，並且保持抵抗能量分析攻擊能力的邏輯複合寄存器系統，該寄存器系統可以方便快捷地替代原有的標準寄存器，且能夠提高寄存器乃至晶片硬體設備的安全性。
[0008]本發明的另一目的在於提供一種不降低晶片硬體設備吞吐率，並且保持抵抗能量分析攻擊能力的方法。[0009]為實現上述目的，本發明提供了一種邏輯複合寄存器系統，包括工作寄存器、重量補償寄存器、距離補償寄存器和雙補償寄存器；其中，
[0010]所述工作寄存器的輸入為所述邏輯複合寄存器系統的輸入，工作寄存器的輸出為所述邏輯複合寄存器系統的輸出；
[0011]所述重量補償寄存器用於對工作寄存器進行漢明重量補償；
[0012]所述距離補償寄存器用於對工作寄存器進行漢明距離補償；
[0013]所述雙補償寄存器用於對所述重量補償寄存器進行漢明距離補償，並對所述距離補償寄存器進行漢明重量補償。
[0014]進一步，所述工作寄存器、重量補償寄存器、距離補償寄存器和雙補償寄存器的時鐘信號輸入端與外部時鐘信號輸入端連接；
[0015]所述工作寄存器、重量補償寄存器、距離補償寄存器和雙補償寄存器的復位信號接入端與外部復位信號接入端連接。
[0016]進一步，所述工作寄存器的輸入端Dinl與邏輯複合寄存器系統的輸入端Din連接；所述工作寄存器的輸出端Doutl與邏輯複合寄存器系統的輸出端Dout連接；
[0017]所述重量補償寄存器的輸入端Din2通過第一非門NOTl與邏輯複合寄存器系統的輸入端Din連接；
[0018]所述距離補償寄存器的輸出端Dout3與所述工作寄存器的輸出端Doutl和邏輯複合寄存器系統的輸入端Din分別連接第一異或門XORl的輸入端，所述第一異或門XORl的輸出端通過第二非門N0T2與所述距離補償寄存器的輸入端Din3連接；
[0019]所述雙補償寄存器的輸入端Din4與所述第一異或門XORl的輸出端連接。
[0020]進一步，邏輯複合寄存器系統還包括高電平輸入端HL和低電平輸入端LL ；
[0021 ] 其中，邏輯複合寄存器系統的輸入端Din與低電平輸入端LL分別連接第二異或門X0R2的輸入端，所述第二異或門X0R2的輸出端與工作寄存器的輸入端Dinl連接，所述工作寄存器的輸出端Doutl通過第一延遲門Dl與第一或門ORl的輸入端連接；
[0022]邏輯複合寄存器系統的輸入端Din與所述高電平輸入端HL分別連接第三異或門X0R3的輸入端，所述第三異或門X0R3的輸出端與所述重量補償寄存器的輸入端Din2連接，所述重量補償寄存器的輸出端Dout2通過第三非門N0T3與第一或門ORl的輸入端連接；
[0023]所述工作寄存器的輸出端Doutl、邏輯複合寄存器系統的輸入端Din和所述雙補償寄存器的輸出端Dout4分別連接第四異或門X0R4的輸入端，所述第四異或門X0R4的輸出端與所述距離補償寄存器的輸入端Din3連接，所述距離補償寄存器的輸出端Dout3通過第二延遲門D2與第二或門0R2的輸入端連接；
[0024]所述距離補償寄存器的輸出端Dout3、邏輯複合寄存器系統的輸入端Din和所述工作寄存器的輸出端Doutl分別連接第五異或門X0R5的輸入端，所述雙補償寄存器的輸出端Dout4通過第三延遲門D3與所述第二或門0R2的輸入端連接；
[0025]所述第一或門ORl的輸出端與所述第二或門0R2的輸出端分別連接與門AND的輸入端，所述與門AND的輸出端與邏輯複合寄存器系統的輸出端Dout連接。
[0026]進一步，第二異或門X0R2、第三異或門X0R3、第四異或門X0R4和第五異或門X0R5的延遲相同；所述第一延遲門D1、第二延遲門D2、第三延遲門D3和第三非門N0T3的延遲相同。[0027]本申請還提供了一種基於上述系統的抵抗能量分析攻擊的方法，包括:
[0028]當外部復位信號有效時，工作寄存器、重量補償寄存器、距離補償寄存器和雙補償寄存器復位；
[0029]當外部復位信號無效時，在每個時鐘周期，重量補償寄存器的當前值被置為與工作寄存器當前值互補；
[0030]當外部復位信號無效時，在每個時鐘周期，距離補償寄存器當前值被置為工作寄存器當前值、工作寄存器前一時鐘周期值、距離補償寄存器前一周期值異或並取反；
[0031]當外部復位信號無效時，在每個時鐘周期，雙補償寄存器當前值被置為與距離補償寄存器當前值互補。
[0032]採用本發明提供的邏輯複合寄存器系統及抵抗能量分析攻擊的方法，通過重量補償寄存器對工作寄存器進行漢明重量補償；由距離補償寄存器對工作寄存器進行漢明距離補償；由雙補償寄存器對重量補償寄存器進行漢明距離補償，並對距離補償寄存器進行漢明重量補償。從而在不改變整個邏輯複合寄存器系統乃至晶片硬體設備的時序的同時，提高了整個晶片硬體設備的吞吐率。
【專利附圖】
【附圖說明】
[0033]圖1為本發明邏輯複合寄存器系統第一實施例的組成結構示意圖；
[0034]圖2為工作寄存器在5個連續時鐘周期的漢明重量HW值和漢明距離HD值的變化及時序不意圖；
[0035]圖3為本發明第一實施例中邏輯複合寄存器系統的工作寄存器和重量補償寄存器的時序不意圖；
[0036]圖4為本發明第一實施例中邏輯複合寄存器系統的工作寄存器和距離補償寄存器的時序不意圖；
[0037]圖5為第一實施例中本發明邏輯複合寄存器系統的各寄存器的時序示意圖；
[0038]圖6為本發明邏輯複合寄存器系統第二實施例的組成結構示意圖；
[0039]圖7為現有DPL結構的寄存器時序不意圖。
【具體實施方式】
[0040]為了使本發明的目的、技術方案及優點更加清楚明白，以下參照附圖並舉實施例，對本發明作進一步詳細說明。
[0041]本發明提供了一種邏輯複合寄存器系統，包括工作寄存器、重量補償寄存器、距離補償寄存器和雙補償寄存器；其中，
[0042]工作寄存器的輸入為邏輯複合寄存器系統的輸入，工作寄存器的輸出為所述邏輯複合寄存器系統的輸出；
[0043]重量補償寄存器用於對工作寄存器進行漢明重量補償；
[0044]距離補償寄存器用於對工作寄存器進行漢明距離補償；
[0045]雙補償寄存器用於對重量補償寄存器進行漢明距離補償，並對距離補償寄存器進行漢明重量補償。
[0046]作為本發明的一種典型實施例，如圖1所不，工作寄存器的時鐘信號輸入端CLK1、重量補償寄存器的時鐘信號輸入端CLK2、距離補償寄存器的時鐘信號輸入端CLK3和雙補償寄存器的時鐘信號輸入端CLK4與外部時鐘信號輸入端CLK連接；
[0047]工作寄存器的復位信號接入端RST1、重量補償寄存器的復位信號接入端RST2、距離補償寄存器的復位信號接入端RST3和雙補償寄存器的復位信號接入端RST4與外部復位信號接入端RST連接；
[0048]工作寄存器的輸入端Dinl與邏輯複合寄存器系統的輸入端Din連接；工作寄存器的輸出端Doutl與邏輯複合寄存器系統的輸出端Dout連接；
[0049]重量補償寄存器的輸入端Din2通過第一非門NOTl與邏輯複合寄存器系統的輸入端Din連接；
[0050]距離補償寄存器的輸出端Dout3與工作寄存器的輸出端Doutl和邏輯複合寄存器系統的輸入端Din分別連接第一異或門XORl的輸入端，第一異或門XORl的輸出端通過第二非門N0T2與距離補償寄存器的輸入端Din3連接；
[0051]雙補償寄存器的輸入端Din4與第一異或門XORl的輸出端連接。
[0052]以下以位寬為I比特的寄存器為例，假定復位信號高電平有效，所有寄存器為雙沿觸發寄存器，結合附圖1並參照附圖2至附圖5，對本發明實施例一提供的邏輯複合寄存器系統的工作過程進行進一步地詳細說明。
[0053]如圖2至圖5，為控制單元產生的5個時鐘周期中各寄存器取值示意圖。
[0054]由於工作寄存器、重量補償寄存器、距離補償寄存器和雙補償寄存器的時鐘信號輸入端與外部時鐘信號輸入端連接，復位信號輸入端與外部復位信號輸入端連接，故四個標準寄存器進入復位模式和工作模式的時序與邏輯複合寄存器系統完全相同，即當RST為高電平時，處於復位模式，當RST管腳為低電平時，處於工作模式。
[0055]因此，4個標準寄存器進入的狀態符合邏輯複合寄存器系統的CLK管腳和RST管腳的定義。
[0056]圖2為在工作狀態下，工作寄存器SReg在5個連續時鐘周期(周期I?5)的漢明重量HW值和漢明距離HD值的變化，其中所有寄存器的初始狀態均置零。如圖2所示，工作寄存器在周期I?5被賦值為序列「1，0，0，I, I」。如圖2所示，工作寄存器SReg在每個時鐘周期對應的漢明重量HW和漢明距離HD值都不是恆定的，根據能量分析理論，在工作狀態下，如果標準寄存器的漢明重量HW和漢明距離HD值不是恆定的，可以通過能量分析攻擊技術恢復出標準寄存器乃至晶片硬體設備中存儲的信息。
[0057]圖3為按照本發明邏輯複合寄存器方法實現的工作寄存器和重量補償寄存器的時序圖。假設工作寄存器在周期I?5仍將被賦值為序列「1，0，0，1，I」。由圖1可知在各個時鐘周期，重量補償寄存器HWCReg當前值與工作寄存器的當前值互補，則補償寄存器在周期I?5將被賦值為序列「0，I, I, O, O」。由於重量補償寄存器HWCReg的取值是由工作寄存器的取值決定的，所以此時應當考慮工作寄存器SReg和補償寄存器HWCReg的漢明重量HW的總和，如圖3所示。其中，在工作狀態的每個時鐘周期，漢明重量HW的總和始終為I。這樣就達到了保持漢明重量HW值恆定的目的，即對工作寄存器SReg進行漢明重量補償。
[0058]圖4為本發明邏輯複合寄存器系統中工作寄存器SReg和距離補償寄存器HDCReg的時序圖。假設工作寄存器在周期I?5仍將被賦值為序列「1，O, O, 1，I」。由圖1可知距離補償寄存器HDCReg的當前值是由工作寄存器SReg當前值、工作寄存器SReg前一時鐘周期值和距離補償寄存器HDCReg前一時鐘周期值共同決定的，距離補償寄存器HDCReg的當前值應為上述3個取值相異或並取反。由距離補償寄存器的當前值計算方法可知，在其進入工作模式之前的復位值也需要考慮，綜合以上因素，可計算出距離補償寄存器在周期I?5將被賦值為序列「O，I, I, O, O」。由於距離補償寄存器HDCReg的取值是由工作寄存器SReg和其自身共同決定的，所以此時應當考慮工作寄存器SReg和距離補償寄存器HDCReg的漢明距離HD的總和，如圖4所示。其中，在工作狀態每次更新工作寄存器和距離補償寄存器中存儲的值時，漢明距離HD的總和始終為I。這樣就達到了保持漢明距離HD值恆定的目的，即對工作寄存器進行漢明距離HD補償。
[0059]類似的，對重量補償寄存器HWCReg也需要進行漢明距離HD補償，對距離補償寄存器HDCReg也需要進行漢明重量HW補償，這個功能由雙補償寄存器DCReg實現。由圖1可知，距離補償寄存器HDCReg和雙補償寄存器DCReg的輸入值互補，類似於工作寄存器SReg和重量補償寄存器HWCReg的情況，此時容易計算得知距離補償寄存器HDCReg和雙補償寄存器DCReg的漢明重量HW的總和始終為I。類似的，因為工作寄存器SReg和重量補償寄存器HWCReg的輸入值互補，距離補償寄存器HDCReg和雙補償寄存器DCReg的輸入值互補，以及距離補償寄存器HDCReg可以對工作寄存器SReg進行漢明距離HD補償，可以推導出雙補償寄存器DCReg可以對重量補償寄存器HWCReg進行漢明距離HD補償。由於重量補償寄存器HWCReg、距離補償寄存器HDCReg和雙補償寄存器DCReg的取值均是由工作寄存器SReg決定的，所考慮的HW和HD值也應是4個寄存器的總和。如圖5所示，所述的邏輯複合寄存器系統中存儲的數據每個時鐘周期變化一次，而每個時鐘周期的漢明重量HW總和始終為1，對應的每次所存儲數據變換時漢明距離HD總和始終為2。這使得所述的邏輯複合寄存器系統仍獲得抵抗能量分析攻擊的能力。
[0060]當然，上述僅為以位寬為I比特的寄存器舉例說明，在實際應用中，多比特寄存器可以視為多個I比特寄存器組合而成，因此，本發明實施例一提供的邏輯複合寄存器系統仍然使用。
[0061]進一步,在數字電路中,邏輯門輸出的扇出(fan-out)定義為它能夠反饋或連接的邏輯門輸入數，而在寄存器工作中，寄存器的扇出對寄存器的能量消耗影響很大，所以需要儘量保證寄存器系統中的每個寄存器的扇出均相同，以防止攻擊者對寄存器進行能量分析攻擊。
[0062]在如上述實施例一提供的邏輯複合寄存器系統中，由於重量補償寄存器和雙補償寄存器均沒有輸出，因此，就會導致重量補償寄存器和雙補償寄存器的扇出不同於工作寄存器和距離補償寄存器，鑑於此，本申請在上述實施例一的基礎上，提出了實施例二。
[0063]如圖6所示，本發明實施例二提供的邏輯複合寄存器系統同樣包括工作寄存器、重量補償寄存器、距離補償寄存器和雙補償寄存器；外部時鐘信號輸入端CLK、外部復位信號接入端RST與上述四個寄存器的連接方式與實施例一相同，在此不再贅述。
[0064]邏輯複合寄存器系統還包括有高電平輸入端HL和低電平輸入端LL ；
[0065]其中，邏輯複合寄存器系統的輸入端Din與低電平輸入端LL分別連接第二異或門X0R2的輸入端，第二異或門X0R2的輸出端與工作寄存器的輸入端Dinl連接，工作寄存器的輸出端Doutl通過第一延遲門Dl與第一或門ORl的輸入端連接；
[0066]邏輯複合寄存器系統的輸入端Din與高電平輸入端HL分別連接第三異或門X0R3的輸入端，第三異或門X0R3的輸出端與重量補償寄存器的輸入端Din2連接，重量補償寄存器的輸出端Dout2通過第三非門N0T3與第一或門ORl的輸入端連接；
[0067]工作寄存器的輸出端Doutl、邏輯複合寄存器系統的輸入端Din和雙補償寄存器的輸出端Dout4分別連接第四異或門X0R4的輸入端，第四異或門X0R4的輸出端與距離補償寄存器的輸入端Din3連接，距離補償寄存器的輸出端Dout3通過第二延遲門D2與第二或門0R2的輸入端連接；
[0068]距離補償寄存器的輸出端Dout3、邏輯複合寄存器系統的輸入端Din和工作寄存器的輸出端Doutl分別連接第五異或門X0R5的輸入端，雙補償寄存器的輸出端Dout4通過第三延遲門D3與第二或門0R2的輸入端連接；
[0069]第一或門ORl的輸出端與第二或門0R2的輸出端分別連接與門AND的輸入端，與門AND的輸出端與邏輯複合寄存器系統的輸出端Dout連接。
[0070]通過觀察圖1和圖6對比本實施例一和實施例二，二者雖然電路結構不同，但是在時序及各周期的漢明重量HW和漢明距離HD是相同的，若仍以工作寄存器在周期I?5被賦值為序列「1，0，0，I, I」為例，本實施例二中的各寄存器時序圖及漢明重量HW值和漢明距離HD值仍如圖5所示；二者的不同點除等效電路部分外，增加了重量補償寄存器的輸出和雙補償寄存器的輸出，因此，保證了四個寄存器的扇出均相同；再者，在四個寄存器的輸入端分別設置了四個異或門(X0R2?X0R5)，以減小邏輯複合寄存器系統輸入端的延遲差異；進一步，在四個寄存器的輸出端，設置延遲相同的第一延遲門D1、第二延遲門D2、第三延遲門D3和第三非門N0T3，以及延遲相同的第一或門ORl和第二或門0R2，以減小邏輯複合寄存器系統輸出端的延遲差異。
[0071]基於上述邏輯複合寄存器系統及各寄存器在每個時鐘周期的取值，本發明還提供了一種抵抗能量分析攻擊的方法，包括:
[0072]當外部復位信號有效時，工作寄存器、重量補償寄存器、距離補償寄存器和雙補償寄存器復位；
[0073]當外部復位信號無效時，在每個時鐘周期，重量補償寄存器的當前值被置為與工作寄存器當前值互補；
[0074]當外部復位信號無效時，在每個時鐘周期，距離補償寄存器當前值被置為工作寄存器當前值、工作寄存器前一時鐘周期值、距離補償寄存器前一周期值異或並取反；
[0075]當外部復位信號無效時，在每個時鐘周期，雙補償寄存器當前值被置為與距離補償寄存器當前值互補。
[0076]綜上所述，採用本發明的技術方案，通過採用邏輯複合寄存器系統代替標準寄存器，利用多個標準寄存器對原標準寄存器進行補償的方式，保證晶片硬體設備在工作模式邏輯複合寄存器系統中存儲的數據的安全，從而抵抗針對寄存器的能量攻擊，並且保持了原標準寄存器乃至整個晶片硬體設備的吞吐率；而且，本發明實現起來簡單方便，便於普及；再有，本發明中的邏輯複合寄存器系統所使用的元件符合標準的電路元件庫要求，可以正常地與晶片硬體設備電路接合，具有很好的兼容性。
[0077]以上所述僅為本發明的較佳實施例而已，並不用以限制本發明，凡在本發明的精神和原則之內，所做的任何修改、等同替換、改進等，均應包含在本發明保護的範圍之內。
【權利要求】
1.一種邏輯複合寄存器系統，其特徵在於，包括工作寄存器、重量補償寄存器、距離補償寄存器和雙補償寄存器；其中， 所述工作寄存器的輸入為所述邏輯複合寄存器系統的輸入，工作寄存器的輸出為所述邏輯複合寄存器系統的輸出； 所述重量補償寄存器用於對工作寄存器進行漢明重量補償； 所述距離補償寄存器用於對工作寄存器進行漢明距離補償； 所述雙補償寄存器用於對所述重量補償寄存器進行漢明距離補償，並對所述距離補償寄存器進行漢明重量補償。
2.根據權利要求1所述的系統，其特徵在於，所述工作寄存器、重量補償寄存器、距離補償寄存器和雙補償寄存器的時鐘信號輸入端與外部時鐘信號輸入端連接； 所述工作寄存器、重量補償寄存器、距離補償寄存器和雙補償寄存器的復位信號接入端與外部復位信號接入端連接。
3.根據權利要求2所述的系統，其特徵在於，所述工作寄存器的輸入端Dinl與邏輯複合寄存器系統的輸入端Din連接；所述工作寄存器的輸出端Doutl與邏輯複合寄存器系統的輸出端Dout連接； 所述重量補償寄存器的輸入端Din2通過第一非門NOTl與邏輯複合寄存器系統的輸入端Din連接； 所述距離補償寄存器的輸出端Dout3與所述工作寄存器的輸出端Doutl和邏輯複合寄存器系統的輸入端Din分別連接第一異或門XORl的輸入端，所述第一異或門XORl的輸出端通過第二非門N0T2與所述距離補償寄存器的輸入端Din3連接； 所述雙補償寄存器的輸入端Din4與所述第一異或門XORl的輸出端連接。
4.根據權利要求2所述的系統，其特徵在於，還包括高電平輸入端HL和低電平輸入端LL ； 其中，邏輯複合寄存器系統的輸入端Din與低電平輸入端LL分別連接第二異或門X0R2的輸入端，所述第二異或門X0R2的輸出端與工作寄存器的輸入端Dinl連接，所述工作寄存器的輸出端Doutl通過第一延遲門Dl與第一或門ORl的輸入端連接； 邏輯複合寄存器系統的輸入端Din與所述高電平輸入端HL分別連接第三異或門X0R3的輸入端，所述第三異或門X0R3的輸出端與所述重量補償寄存器的輸入端Din2連接，所述重量補償寄存器的輸出端Dout2通過第三非門N0T3與第一或門ORl的輸入端連接； 所述工作寄存器的輸出端Doutl、邏輯複合寄存器系統的輸入端Din和所述雙補償寄存器的輸出端Dout4分別連接第四異或門X0R4的輸入端，所述第四異或門X0R4的輸出端與所述距離補償寄存器的輸入端Din3連接，所述距離補償寄存器的輸出端Dout3通過第二延遲門D2與第二或門0R2的輸入端連接； 所述距離補償寄存器的輸出端Dout3、邏輯複合寄存器系統的輸入端Din和所述工作寄存器的輸出端Doutl分別連接第五異或門X0R5的輸入端，所述雙補償寄存器的輸出端Dout4通過第三延遲門D3與所述第二或門0R2的輸入端連接； 所述第一或門ORl的輸出端與所述第二或門0R2的輸出端分別連接與門AND的輸入端，所述與門AND的輸出端與邏輯複合寄存器系統的輸出端Dout連接。
5.根據權利要求4所述的系 統，其特徵在於，第二異或門X0R2、第三異或門X0R3、第四異或門X0R4和第五異或門X0R5的延遲相同；所述第一延遲門Dl、第二延遲門D2、第三延遲門D3和第三非門N0T3的延遲相同。
6.一種基於權利要求1-5任一項所述系統的抵抗能量分析攻擊的方法,其特徵在於，包括: 當外部復位信號有效時，工作寄存器、重量補償寄存器、距離補償寄存器和雙補償寄存器復位； 當外部復位信號無效時，在每個時鐘周期，重量補償寄存器的當前值被置為與工作寄存器當前值互補； 當外部復位信號無效時，在每個時鐘周期，距離補償寄存器當前值被置為工作寄存器當前值、工作寄存器前一時鐘周期值、距離補償寄存器前一周期值異或並取反； 當外部復位信號無效時，在每個時鐘周期，雙補償寄存器當前值被置為與距離補償寄存器當前值 互補。
【文檔編號】G06F21/71GK103593628SQ201310551517
【公開日】2014年2月19日 申請日期:2013年11月7日 優先權日:2013年11月7日
【發明者】荊繼武, 屠晨陽, 馬原, 劉宗斌, 高能 申請人:中國科學院信息工程研究所