將數據寫入電流提供給多個存儲塊的薄膜磁存儲裝置的製作方法
2023-09-11 00:56:05 2
專利名稱：將數據寫入電流提供給多個存儲塊的薄膜磁存儲裝置的製作方法
技術領域：
本發明涉及薄膜磁存儲裝置，特別涉及包括具有磁隧道結(MTJMagnetic Tunnel Junction)的存儲單元的隨機存取存儲器。
背景技術：
作為低功耗、可非易失性地存儲數據的存儲裝置，MRAM(MagneticRandom Access Memory，磁隨機存取存儲器)器件正在引人注目。MRAM器件是用半導體集成電路中形成的多個薄膜磁性體來進行非易失性數據存儲、可隨機存取各個薄膜磁性體的存儲裝置。
特別是，近年來發表了下述事實通過將利用磁隧道結的薄膜磁性體--隧道磁阻元件用於存儲單元，MRAM器件的性能飛躍性地提高。包括具有磁隧道結的存儲單元的MRAM器件公開於下述等技術文獻中「A 10ns Read and Write Non-Volatile Memory Array Using aMagnetic Tunnel Junction and FET Switch in each Cell(在每個單元中使用磁隧道結和FET開關的10ns讀寫非易失性存儲陣列)」，ISSCC Digest of Technical Papers，TA7.2，Feb.2000.；「NonvolatileRAM based on Magnetic Tunnel Junction Elements(基於磁隧道結元件的非易失性RAM)」，ISSCC Digest of Technical Papers，TA7.3，Feb.2000.；及「A 256kb 3.0V 1T1MTJ Nonvolatile MagnetoresistiveRAM(256kb 3.0V 1T1MTJ非易失性磁阻RAM)」，ISSCC Digest ofTechnical Papers，TA7.6，Feb.2001.。
圖44是具有磁隧道結區的存儲單元(以下，也簡稱為「MTJ存儲單元」)的結構示意圖。
參照圖44，MTJ存儲單元包括隧道磁阻元件TMR，其電阻按照存儲數據電平來變化；以及存取元件ATR，在數據讀出時用於形成通過隧道磁阻元件TMR的讀出電流Is的路徑。代表性的存取元件ATR由場效應電晶體形成，所以以下將存取元件ATR也稱為存取電晶體ATR。存取電晶體ATR與隧道磁阻元件TMR串聯連接。
對MTJ存儲單元配置有數字線DL，用於指示數據寫入；字線WL，用於執行數據讀出；以及數據線--位線BL，用於在數據讀出及數據寫入中傳遞與存儲數據的數據電平對應的電信號。
圖45是說明從MTJ存儲單元讀出數據的工作的原理圖。
參照圖45，隧道磁阻元件TMR具有強磁性體層FL，具有固定的磁化方向(以下，也簡稱為「固定磁化層」)；以及強磁性體層VL，沿與外加磁場對應的方向被磁化(以下，也簡稱為「自由磁化層」)。在固定磁化層FL及自由磁化層VL之間，設有由絕緣膜形成的隧道勢壘(隧道膜)TB。自由磁化層VL按照寫入的存儲數據的電平，沿與固定磁化層FL相同的方向或與固定磁化層FL相反的方向被磁化。這些固定磁化層FL、隧道勢壘TB及自由磁化層VL形成磁隧道結。
在數據讀出時，響應字線WL的激活，存取電晶體ATR導通，隧道磁阻元件TMR被連接在位線BL和接地電壓GND之間。由此，向隧道磁阻元件TMR的兩端施加與位線電壓對應的偏壓，使隧道電流流入隧道膜。通過使用這種隧道電流，在數據讀出時，能夠使讀出電流流入位線BL～隧道磁阻元件TMR～存取電晶體ATR～接地電壓GND的電流路徑。
隧道磁阻元件TMR的電阻按照固定磁化層FL及自由磁化層VL各自的磁化方向的相對關係來變化。具體地說，在固定磁化層FL的磁化方向和自由磁化層VL的磁化方向平行的情況下，隧道磁阻元件TMR的電阻值為最小值Rmin，而在兩者的磁化方向相反(逆平行)的情況下，為最大值Rmax。
因此，如果使自由磁化層VL沿與存儲數據對應的方向磁化，則讀出電流Is在隧道磁阻元件TMR中產生的電壓變化因存儲數據電平而異。因此，例如如果將位線BL預充電到一定電壓後，使讀出電流Is流入隧道磁阻元件TMR，則通過檢測位線BL的電壓，能夠讀出MTJ存儲單元的存儲數據。
圖46是說明向MTJ存儲單元寫入數據的工作的原理圖。
參照圖46，在數據寫入時，字線WL被去活，存取電晶體ATR被導通。在此狀態下，用於使自由磁化層VL沿與寫入數據對應的方向磁化的數據寫入電流分別流入數字線DL及位線BL。
圖47是說明數據寫入時數據寫入電流和隧道磁阻元件的磁化方向的關係的原理圖。
參照圖47，橫軸H(EA)表示隧道磁阻元件TMR內的自由磁化層VL中沿易磁化軸(EAEasy Axis)方向施加的磁場。而縱軸H(HA)表示自由磁化層VL中沿難磁化軸(HAHard Axis)方向作用的磁場。磁場H(EA)及H(HA)分別對應於由分別流過位線BL及數字線DL的電流產生的2個磁場中的各一個。
在MTJ存儲單元中，固定磁化層FL的固定磁化方向在自由磁化層VL的易磁化軸上，自由磁化層VL按照存儲數據的電平(「1」及「0」)，在易磁化軸方向上，沿與固定磁化層FL平行或逆平行(相反)的方向被磁化。使MTJ存儲單元對應於自由磁化層VL的2種磁化方向，能夠存儲1比特的數據(「1」及「0」)。
只在施加的磁場H(EA)及H(HA)之和到達圖中所示的星形特性線外側的區域的情況下，才重新改寫自由磁化層VL的磁化方向。即，在施加的數據寫入磁場的強度相當於星形特性線內側的區域的情況下，自由磁化層VL的磁化方向不變化。
如星形特性線所示，通過向自由磁化層VL施加難磁化軸方向的磁場，能夠降低改變沿易磁化軸的磁化方向所需的磁化閾值。
在像圖47所示的例子那樣設計了數據寫入時的工作點的情況下，在作為寫入數據對象的MTJ存儲單元中，易磁化軸方向的數據寫入磁場的強度被設計為HWR。即，設計流過位線BL或數字線DL的數據寫入電流的值，使得能得到該數據寫入磁場HWR。一般，數據寫入磁場HWR由切換磁化方向所需的開關磁場HSW、和餘量ΔH之和來表示。即，由HWR＝HSW+ΔH來表示。
為了改寫MTJ存儲單元的存儲數據、即隧道磁阻元件TMR的磁化方向，需要使規定電平以上的數據寫入電流流入數字線DL和位線BL兩者。由此，隧道磁阻元件TMR中的自由磁化層VL按照易磁化軸(EA)上的數據寫入磁場的方向，沿與固定磁化層FL平行或相反(逆平行)的方向被磁化。寫入到隧道磁阻元件TMR中的磁化方向、即MTJ存儲單元的存儲數據在執行新的數據寫入之前一直被非易失性地保持著。
這樣，隧道磁阻元件TMR的電阻按照可通過施加的數據寫入磁場改寫的磁化方向來變化，所以通過使隧道磁阻元件TMR的電阻值Rmax及Rmin、和存儲數據的電平(「1」及「0」)分別對應，能夠執行非易失性數據存儲。
圖48是將MTJ存儲單元MC集成配置為矩陣狀的MRAM器件10的整體結構圖。
參照圖48，在MRAM器件10中，設有N個分割出的存儲塊MB0～MBn-1(n自然數)(以下，也總稱為存儲塊MB)。
各存儲塊MB包含字線WL和數字線DL，對應於存儲單元行來設置；及位線BL，對應於存儲單元列來設置。
在大容量存儲陣列的情況下，一般將包含集成配置為矩陣狀的MTJ存儲單元MC的存儲陣列按照功能及用途分割為多個存儲塊。
這樣，在採用分割為多個存儲塊的布局結構的情況下，需要對各存儲塊MB分別配置驅動數字線等的DL/WL驅動器帶。再者，需要對各DL/WL驅動器帶分別配置行解碼器110來控制各DL/WL驅動器帶。
圖49是對各DL/WL驅動器帶分別設有行解碼器110的行選電路的原理圖。
這裡，以存儲塊MB0及MB1為代表來進行說明，而其他存儲塊MB2～MBn-1也同樣，不重複其說明。
參照圖49，與存儲塊MB0及MB1分別對應的DL/WL驅動器帶DWG0及DWG1分別包含用於控制向各數字線DL提供數據寫入電流的數字線驅動器DLD0及DLD1。此外，對應於各存儲塊MB設有行解碼器110。
按照行解碼器110基於行地址RA及寫使能WE的行選結果--輸出信號及選擇存儲塊MB0的塊選信號DLBS0，存儲塊MB0中包含的數字線DL被選擇性地激活。同樣，按照行解碼器110的輸出信號及塊選信號DLBS1，存儲塊MB1中包含的數字線DL被選擇性地激活。
在採用這種結構的情況下，需要對各DL/WL驅動器帶分別配置行解碼器110，所以需要與各行解碼器相應的面積，產生MRAM器件的面積增大這一問題。
此外，另一個問題是，如上所述，MTJ存儲單元MC按照由分別流過位線BL及數字線DL的電流產生的2個磁場來執行數據寫入。即，在向選擇出的存儲單元執行數據寫入的情況下，向選擇出的數字線DL及位線BL提供電流。此時，向與選擇出的數字線DL相鄰的數字線也施加了洩漏磁場。理論上，向與相鄰的數字線及選擇出的位線BL對應的相鄰的存儲單元上，施加了圖47所示的星形特性線內側的區域的磁場。因此，抗幹擾特性強的正常的存儲單元不會產生數據誤寫入，但是在抗幹擾特性弱的存儲單元的情況下，有時會產生數據誤寫入，需要預先除去這種抗幹擾特性弱的缺陷存儲單元。
為了除去這種缺陷存儲單元，需要使電流逐次流入每1根數字線來進行測試。以下，將這種用於評價耐數據誤寫入性的工作模式稱為幹擾測試。隨之，具有該幹擾測試花費很長時間的問題。
此外，還有一個問題是，如上所述，數字線DL對應於存儲單元行來設置，但是數字線DL間的配線間距與存儲單元的布局間距大致相同。隨著存儲單元逐漸微細化，出現數字線DL間的缺陷使成品率和可靠性降低的問題。因此，需要進行數字線DL間的燒入(バ—ンイン)測試，但是數字線DL是電流線，所以在數字線DL間及數字線DL與其他配線層的信號線或觸點等之間不能形成足夠的電壓差，即使在升高驅動數字線的電壓的情況下，也不能執行充分的燒入測試。
發明內容
本發明的目的在於提供一種薄膜磁存儲裝置，在將存儲陣列分割為多個存儲塊的情況下，能縮小對每個存儲塊分別設置的驅動信號線等的電路帶的面積。
本發明的另一目的在於提供一種薄膜磁存儲裝置，能夠縮短用於除去抗幹擾特性弱的缺陷存儲單元的幹擾測試的測試時間。
本發明的另一目的在於提供一種薄膜磁存儲裝置，能夠對電流線--數字線執行充分的燒入測試。
本發明一個方面的薄膜磁存儲裝置包含配置為矩陣狀的多個磁存儲單元、多個數字線、以及多個第1及第2驅動單元。多個磁存儲單元沿行方向被分割為第1級至第N級這N個(N自然數)存儲塊以便共享存儲單元行。在各存儲塊中，多個數字線分別對應於存儲單元行來設置，使產生數據寫入磁場的數據寫入電流選擇性地流入被選擇為數據寫入對象的被選磁存儲單元。多個第1驅動單元分別對應於多個數字線來設置，分別控制對應的數字線的一端和第1電壓之間的連接。多個第2驅動單元分別對應於多個數字線來設置，分別控制對應的數字線的另一端和第2電壓之間的連接。在數據寫入時，與第1級存儲塊對應的各第1驅動單元按照行選結果來連接對應的數字線的一端與第1電壓；在數據寫入時，與包含被選磁存儲單元的第I級(II≤N的自然數)存儲塊對應的各第2驅動單元按照多個存儲塊的選擇結果，來連接對應的數字線的另一端與第2電壓；在數據寫入時，在I≥2時，與第2級至第N級存儲塊分別對應的各第1驅動單元按照前級存儲塊內的同一存儲單元行的數字線的電壓電平，來連接對應的數字線的一端與第1電壓；在數據寫入時，在I≥2時，與第1級至第(I-1)級存儲塊對應的各第2驅動單元按照多個存儲塊的選擇結果，將對應的數字線的另一端與第2電壓斷開。
本發明的薄膜磁存儲裝置能夠用對每個存儲塊分割設置的數字線向作為數據寫入對象的存儲塊傳遞行選結果。
因此，本發明的主要優點在於，能夠抑制各數字線的配線電阻，並且不用新配置行選線就能夠選擇性地使數據寫入電流流入作為數據寫入對象的存儲塊中，其結果是，能夠防止配線層數增加，避免製造工藝複雜化。
本發明另一方面的薄膜磁存儲裝置包含配置為矩陣狀的多個磁存儲單元、多個數字線、多個第1及第2驅動單元、分別對應於存儲單元行而設置的多個字線、多個數字線、以及多個驅動部。多個數字線分別對應於存儲單元行來設置，使產生數據寫入磁場的數據寫入電流選擇性地流入被選擇為數據寫入對象的被選磁存儲單元。多個第1驅動單元分別對應於多個數字線來設置，分別控制對應的數字線的一端和第1電壓之間的連接。多個第2驅動單元分別對應於多個數字線來設置，分別控制對應的數字線的另一端和第2電壓之間的連接。多個驅動部分別對應於多個字線來設置，分別按照同一行的數字線的電壓電平來激活對應的字線。在數據寫入時，各第1驅動單元按照行選結果來連接對應的數字線的一端和第1電壓，各第2驅動單元連接對應的數字線的另一端和第2電壓；在數據讀出時，各第1驅動單元按照行選結果來連接對應的數字線的一端和第1電壓，各第2驅動單元將對應的數字線的另一端和第2電壓斷開。
本發明的薄膜磁存儲裝置在數據讀出時，驅動部按照同一行的數字線的電壓電平來激活對應的字線。即，在數據讀出時，數字線用作指示字線激活的信號線。
本發明的主要優點在於，能夠防止配線層數增加，避免製造工藝複雜化。
本發明另一方面的薄膜磁存儲裝置包含配置為矩陣狀的多個磁存儲單元、多個數字線、多個位線、以及多個電流提供電路。多個數字線分別對應於存儲單元行來設置，使第1數據寫入電流選擇性地流入被選擇為數據寫入對象的被選磁存儲單元。多個位線分別對應於存儲單元列來設置，使第2數據寫入電流選擇性地流入被選擇為數據寫入對象的磁存儲單元。多個電流提供電路分別對應於多個數字線來設置，分別控制向對應的數字線提供第1數據寫入電流。在數據寫入時，各電流提供電路按照行選結果向對應的數字線提供第1數據寫入電流。在測試時，各電流提供電路提供比數據寫入時小的第1數據寫入電流；在測試時，多個數字線中的至少1根接受第2數據寫入電流的供給。
本發明的薄膜磁存儲裝置設有多個電流提供電路，分別對應於多個數字線來設置，提供第1數據寫入電流。各電流提供電路在測試時提供比數據寫入時少的數據寫入電流。此外，在測試時向多個位線中的1根提供第2數據寫入電流。即，將比正常時少的第1數據寫入電流提供給數字線，將第2數據寫入電流提供給位線。
因此，本發明的優點在於，能夠用通過第1及第2數據寫入電流產生的磁場對存儲單元列並聯執行所謂的幹擾測試。由此，能夠縮短測試時間。
本發明另一方面的薄膜磁存儲裝置包含配置為矩陣狀的多個磁存儲單元、多個數字線、多個驅動單元、以及第1及第2外部焊盤。多個數字線分別對應於存儲單元行來設置，使產生數據寫入磁場的數據寫入電流選擇性地流入被選擇為數據寫入對象的被選磁存儲單元。多個驅動單元分別對應於多個數字線來設置，分別按照行選結果來激活，控制對應的數字線的一端和第1電壓之間的連接。第1外部焊盤與各對應的數字線的另一端電連接。第2外部焊盤與多個數字線以外的內部電路電連接，接受第2電壓的供給。在正常工作時，連接第1外部焊盤與第2電壓；測試時第1外部焊盤的連接狀態與正常工作時不同。
本發明的薄膜磁存儲裝置包含多個驅動單元，分別對應於多個數字線來設置，控制一端和第1電壓之間的連接；以及第1外部焊盤，與另一端電連接。在測試時，向第1外部焊盤提供的電壓與第2電壓不同。隨之，通過向第1外部焊盤提供電壓電平高的固定電壓，能夠從各數字線的另一端並聯施加固定電壓。
因此，本發明的優點在於，能夠對電流線--數字線執行足夠的燒入測試，並且能夠縮短所謂的燒入測試的測試時間。
本發明另一方面的薄膜磁存儲裝置包含配置為矩陣狀的多個磁存儲單元、多個數字線、多個驅動單元、以及連接控制電路。多個數字線分別對應於存儲單元行來設置，使產生數據寫入磁場的數據寫入電流選擇性地流入被選擇為數據寫入對象的被選磁存儲單元。多個驅動單元分別對應於多個數字線來設置，分別在數據寫入時按照行選結果被激活，控制對應的數字線的一端和第1電壓之間的連接。連接控制電路，控制多個數字線的另一端和第2電壓的連接。在正常工作時，連接控制電路將多個數字線的另一端和第2電壓電連接。在測試時，各驅動單元按照測試信號來連接對應的數字線的一端和第1電壓，連接控制電路響應測試信號將多個數字線的另一端和第2電壓斷開。
本發明的薄膜磁存儲裝置包含多個驅動單元，分別對應於多個數字線來設置，控制一端和第1電壓之間的連接；以及連接控制電路，控制另一端和第2電壓的連接。在測試時，多個驅動單元響應測試信號來連接對應的數字線的一端和第1電壓。此外，連接控制電路將另一端和第2電壓設定為斷開。
由此，本發明的優點在於，在測試時能夠向數字線並聯施加第1電壓，能夠執行足夠的燒入測試，並且能夠縮短所謂的燒入測試的測試時間。
圖1是本發明實施例1的MRAM器件的整體結構圖。
圖2是本發明實施例1的各存儲塊兩側配置的行選電路的原理圖。
圖3是塊選信號及數字線下拉信號的對應關係的真值表。
圖4是使數據寫入電流流入被選存儲塊的數字線的情況下的時序圖。
圖5是本發明實施例2的MRAM器件中包含的行選電路的原理圖。
圖6是塊選信號及數字線下拉信號的對應關係的真值表。
圖7是數據讀出中選擇了存儲塊的情況下的時序圖。
圖8是本發明實施例2的變形例的MRAM器件中包含的行選電路的原理圖。
圖9A、9B是位字線驅動器的電路結構圖。
圖10是本發明實施例3的MRAM器件中包含的行選電路的原理圖。
圖11是字線驅動器的電路圖。
圖12是本發明實施例4的MRAM器件中包含的行選電路的原理圖。
圖13A、13B是位字線驅動器的電路圖。
圖14是塊選信號、數字線下拉信號及字塊選信號的對應關係的真值表。
圖15是激活被選存儲塊MB的字線的情況下的時序圖。
圖16是本發明實施例5的MRAM器件中包含的行選電路的原理圖。
圖17是塊選信號及數字線下拉信號的對應關係的真值表。
圖18是測試模式中檢測工藝缺陷的情況下各信號的時序圖。
圖19是MRAM器件中包含的本發明實施例5的變形例的行選電路的原理圖。
圖20是本發明實施例6的MRAM器件的整體結構圖。
圖21是本發明實施例6的行選電路的原理圖。
圖22是本發明實施例6的行選電路的工作時序圖。
圖23是本發明實施例7的行選電路的原理圖。
圖24是本發明實施例7的行選電路的工作時序圖。
圖25是本發明實施例7的變形例1的行選電路的原理圖。
圖26是本發明實施例7的變形例1的行選電路的工作時序圖。
圖27是本發明實施例7的變形例2的行選電路的原理圖。
圖28是本發明實施例7的變形例2的行選電路的工作時序圖。
圖29是本發明實施例8的行選電路的原理圖。
圖30是本發明實施例8的行選電路的工作時序圖。
圖31是本發明實施例8的變形例的行選電路的原理圖。
圖32是本發明實施例9的行選電路的原理圖。
圖33是本發明實施例9的行選電路的工作時序圖。
圖34是本發明實施例9的變形例1的行選電路的原理圖。
圖35是本發明實施例9的變形例1的行選電路的工作時序圖。
圖36是本發明實施例9的變形例2的行選電路的原理圖。
圖37是本發明實施例9的變形例2的行選電路的工作時序圖。
圖38是本發明實施例9的變形例3的行選電路的原理圖。
圖39是本發明實施例9的變形例3的行選電路的工作時序圖。
圖40是本發明實施例9的變形例4的行選電路的原理圖。
圖41是本發明實施例9的變形例5的行選電路的原理圖。
圖42是本發明實施例9的變形例5的行選電路的工作時序圖。
圖43是本發明實施例9的變形例6的行選電路的原理圖。
圖44是具有磁隧道結區的存儲單元的結構示意圖。
圖45是說明從MTJ存儲單元讀出數據的工作的原理圖。
圖46是說明向MTJ存儲單元寫入數據的工作的原理圖。
圖47是說明數據寫入時數據寫入電流和隧道磁阻元件的磁化方向的關係的原理圖。
圖48是將MTJ存儲單元MC集成配置為矩陣狀的MRAM器件10的整體結構圖。
圖49是對各DL/WL驅動器帶分別設有行解碼器110的行選電路的原理圖。
發明的
具體實施例方式
下面參照附圖來詳細說明本發明的實施例。其中，圖中對相同或相當部分附以同一標號，不重複其說明。
(實施例1)參照圖1，本發明實施例1的MRAM器件1包括分別具有配置為矩陣狀的MTJ存儲單元MC的存儲塊MB0～MBn-1。在各存儲單元MB中，分別對應於MTJ存儲單元MC的行來配置多個字線WL及多個數字線DL。此外，對應於MTJ存儲單元MC的列來配置位線。
MRAM器件1還包括行解碼器100、列解碼器200、位線選擇電路300、以及放大器600。
行解碼器100按照地址信號所示的行地址RA來執行行選。列解碼器200按照地址信號所示的列地址CA來執行各存儲塊MB中的列選。
位線選擇電路300在數據讀出時按照列解碼器200的列選指示來選擇各存儲塊MB中包含的位線，向放大器600輸出讀出的信號。放大器600放大從位線選擇電路300輸出的信號並作為讀出數據RDATA來輸出。
MRAM器件1還包括位線電流控制電路400及410、和電流源500及501。位線電流控制電路400及410在數據寫入中按照列解碼器200的列選指示向各存儲塊MB中包含的位線提供與寫入數據WTDATA對應的電流。即在數據寫入中流入位線的數據寫入電流從電流源500及501分別被提供給位線電流控制電路400及410。
MRAM器件1還包括DL/WL驅動器帶DWDG0～DWDGn(以下，也總稱為DL/WL驅動器帶DWDG)。DL/WL驅動器帶DWDG0與存儲塊MB0相鄰來設置，DL/WL驅動器帶DWDG1～DWDGn-1分別被設置在存儲塊MB1～MBn-1之間的區域中，DL/WL驅動器帶DWDGn與存儲塊MBn-1相鄰來設置。
具體地說，根據反映行解碼器100的行選結果及列解碼器200的列選結果的塊選信號BLBSn-10及數字線下拉信號DLDEn1來激活各DL/WL驅動器帶DWDG。以下，塊選信號DLBSn-10總括性地表示塊選信號DLBS0～DLBSn-1。此外，數字線下拉信號DLDEn1總括性地表示數字線下拉信號DLDE1～DLDEn。
參照圖2，在本發明實施例1的行選電路中，驅動各存儲塊MB中的第x行(x自然數)數字線的數字線驅動器DLDR0～DLDRn(以下，也總括地稱為數字線驅動器DLDR)經數字線DL0x～DLn-1x串聯設置。各數字線驅動器DLDR被包含在各DL/WL驅動器帶DWDG中。其中，數字線DL0x的符號x表示各存儲塊MB內的行數，這裡，表示第x行。以下，將數字線DL0x～DLn-1x也簡稱為數字線DL0～DLn-1，也總稱為數字線DL。
此外，行解碼器100按照寫使能WE及行地址RA來執行行選，按照行選結果使第x行行選線DLSELx激活到「H」電平。其中，行選線DLSELx也簡稱為行選線DLSEL。
此外，數字線驅動器DLDR0～DLDRn分別接受塊選信號DLBS0～DLBSn-1(以下，也總稱為塊選信號DLBS)及數字線下拉信號DLDE1～DLDEn(以下，也總稱為數字線下拉信號DLDE)這些控制信號的輸入。其中，塊選信號DLBS0～DLBSn-1及數字線下拉信號DLDE1～DLDEn的符號末尾的數字表示是分別對應於數字線驅動器DLDR0～DLDRn的符號的數字而輸入的信號。例如，塊選信號DLBS2表示是輸入到數字線驅動器DLDR2中的信號。
始端的數字線驅動器DLDR0包含「與非」電路ND0、以及P溝道MOS電晶體PT0。「與非」電路ND0接受傳遞到行選線DLSEL上的信號和塊選信號DLBS0的輸入並輸出「與非」邏輯運算結果。P溝道MOS電晶體PT0按照「與非」電路ND0的輸出信號將電源電壓VCC和數字線DL0電耦合。
數字線驅動器DLDR1～DLDRn-1的電路結構也同樣，所以這裡以數字線驅動器DLDR1為代表來進行說明。
數字線驅動器DLDR1具有「與非」電路ND1，輸出前級數字線DL0的電壓電平信號和塊選信號DLBS1的「與非」邏輯運算結果；以及P溝道MOS電晶體PT1，用於按照「與非」電路ND1的邏輯運算結果將電源電壓VCC和數字線DL1電耦合。此外，還具有N溝道MOS電晶體NT1，按照數字線下拉信號DLDE1的輸入將前級數字線DL0下拉到接地電壓GND。其他數字線驅動器DLDR2～DLDRn-1也同樣，不重複其詳細說明。其中，P溝道MOS電晶體PT0～PTn-1也稱為將電源電壓VCC和數字線DL0～DLn-1分別電耦合的驅動電晶體。
終端的數字線驅動器DLDRn具有N溝道MOS電晶體NTn，接受數字線下拉信號DLDEn的輸入並將前級存儲塊MBn-1的數字線DLn-1下拉到接地電壓GND。
圖3示出列解碼器200按照各存儲塊MB0～MBn-1的選擇而生成的塊選信號DLBS及數字線下拉信號DLDE的組合。塊選信號DLBS及數字線下拉信號DLDE是控制數字線和電源電壓VCC及接地電壓GND之間的連接的信號。具體地說，響應「H」電平的塊選信號DLBS，對應的數字線與電源電壓VCC電耦合。而響應「H」電平的數字線下拉信號DLDE，前級數字線與接地電壓GND電耦合。
作為一例，說明在列解碼器200選擇了存儲塊MB1的情況下使數據寫入電流流入數字線DL1的情況。
參照圖3及圖4，在時刻t1之前的等待時，數據寫入指示信號--寫使能WE及行地址RA都為「L」電平，所以與行解碼器100連接的行選線DLSEL被設定在「L」電平。因此，在此階段不執行行選。此外，各塊選信號DLBS被設定為「L」電平。因此，各數字線驅動器DLDR中包含的P溝道MOS電晶體PT0～PTn-1處於截止狀態。各數字線下拉信號DLDE為「H」電平，所以各數字線驅動器DLDR中包含的N溝道MOS電晶體NT1～NTn分別為導通狀態，各數字線DL與接地電壓GND(「L」電平)電耦合。
在時刻t1選擇了存儲塊MB1的情況下，列解碼器200將塊選信號DLBS0及DLBS1設定為「H」電平。此外，將塊選信號DLBS2～DLBSn-1設定為「L」電平。此外，將數字線下拉信號DLDE1設定為「L」電平，將數字線下拉信號DLDE2～DLDEn設定為「H」電平。
接著，在時刻t2，行解碼器100根據寫使能WE及行地址RA的行選結果使行選線DLSEL激活到「H」電平。塊選信號DLBS0及DLBS1為「H」電平，所以數字線DL0及DL1被激活而與電源電壓VCC電耦合併被充電到「H」電平。
這裡，數字線下拉信號DLDE2為「H」電平，所以數字線驅動器DLDR2中包含的N溝道MOS電晶體NT2將數字線DL1下拉到接地電壓GND。因此，在數字線DL1中，在電源電壓VCC和接地電壓GND之間形成電流路徑，數據寫入電流流入數字線DL1。即，能夠在存儲塊MB1中執行數據寫入。
其中，數字線下拉信號DLDE3～DLDEn全都為「H」電平，數字線DL2～DLn-1全都與接地電壓GND電耦合，被設定為「L」電平。即，在本發明實施例1的結構中，將本來用於使數據寫入電流流過的數字線DL用作傳遞行解碼器100的行選結果的信號線。
由此，不用對每個存儲塊分別配置地址解碼器，也不用將用於傳遞行選結果的行選線DLSEL設置為各存儲塊MB公用的配線，就能夠使數據寫入電流只流入與選擇出的存儲塊對應的數字線DL。
通過這種結構，防止了配置地址解碼器而增大面積，避免了配線層隨著配置行選線而增加從而使製造工藝複雜化，而且即使在分割存儲陣列尺寸大的MRAM器件的情況下，也能夠使數據寫入所需的數據寫入電流充分地流入被選磁存儲單元。
在上述中，說明了數字線驅動器DLDR包含按照「與非」電路的邏輯運算結果將電源電壓VCC和數字線DL電連接的P溝道MOS電晶體及將接地電壓GND和數字線DL電連接的N溝道MOS電晶體的結構，但是在交換該電晶體的極性、而且將「與非」電路置換為「或非」電路、使塊選信號DLBS及數字線下拉信號DLDE的輸入信號的電壓電平的邏輯關係分別反轉的情況下，也能夠同樣執行本發明的工作。在這種情況下，行選線DLSEL在「L」電平時被激活。
(實施例2)本發明實施例2的目的在於，不用對各存儲塊MB設置公用的行選線，來激活分割出的各存儲塊MB中包含的字線。
參照圖5，在本發明實施例2的行選電路中，驅動各存儲塊MB中的第x行(x自然數)的數字線及字線的數字字線驅動器DWDR0～DWDRn(以下，也簡稱為數字字線驅動器DWDR)經數字線DL0x～DLn-1x串聯設置。
數字字線驅動器DWDR與數字線驅動器DLDR相比，不同點在於還包含「與」電路。
具體地說，數字字線驅動器DWDR0與數字線驅動器DLDR0相比，還包含「與」電路AD0，「與」電路AD0按照傳遞到行選線DLSEL上的信號及數據讀出指示信號--讀信號RD的輸入的「與」邏輯運算結果來激活字線WL0。此外，其他數字字線驅動器DWDR1～DWDRn-1分別具有同樣的結構，以數字字線驅動器DWDR1為代表來進行說明。數字字線驅動器DWDR1與數字線驅動器DLDR1相比，還包含「與」電路AD1，「與」電路AD1接受傳遞到前級存儲塊MB0的數字線DL0上的信號及數據讀出指示信號--讀信號RD的輸入並按照「與」邏輯運算結果來激活字線WL1。
此外，行解碼器100還接受數據讀出指示信號--讀信號RD的輸入。
參照圖6，在數據讀出時，在存儲塊MB0～MBn-1中任一個被選擇的情況下，列解碼器200生成的各塊選信號DLBS及各數字線下拉信號DLDE分別被設定為「H」電平及「L」電平。
作為一例，說明在數據讀出中選擇了存儲塊MB1的情況。
參照圖6及圖7，在時刻t3之前的等待時，數據讀出指示信號--讀信號RD及行地址RA都為「L」電平，所以與行解碼器100連接的行選線DLSEL被設定在「L」電平。因此，在此階段不執行行選。此外，各塊選信號DLBS被設定為「L」電平。因此，各數字線驅動器DLDR中包含的P溝道MOS電晶體PT0～PTn-1處於截止狀態。其中，由於是數據讀出時，所以數據寫入時輸入的寫使能WE為「L」電平。各數字線下拉信號DLDE為「H」電平，各數字線驅動器DLDR中包含的N溝道MOS電晶體NT1～NTn分別為導通狀態，各數字線DL與接地電壓GND(「L」電平)電耦合。
在時刻t3選擇了存儲塊MB1的情況下，列解碼器200將塊選信號DLBS0～DLBSn-1設定為「H」電平。此外，將數字線下拉信號DLDE1～DLDEn設定為「L」電平。
接著，在時刻t4，行解碼器100根據讀信號RD及行地址RA的行選結果使行選線DLSEL激活到「H」電平。塊選信號DLBS0～DLBSn-1為「H」電平，所以數字線DL0～DLn-1被激活而與電源電壓VCC電耦合併被充電到「H」電平。
這裡，各數字字線驅動器DWDR0～DWDRn-1中包含的「與」電路AD0～ADn-1按照傳遞到分別電耦合的各數字線DL上的信號(「H」電平)及讀信號RD(「H」電平)的「與」邏輯運算結果來激活對應的字線WL0～WLn-1(「H」電平)。能夠響應該所有字線WL的激活來執行選擇出的存儲塊MB1中的數據讀出。
其中，數字線下拉信號DLDE1～DLDEn全都為「L」電平，所有數字線DL0～DLn-1被用作傳遞數據讀出的行選結果的信號線。
通過這種結構，除了實施例1的效果之外，還能夠防止對分割出的每個存儲塊分別配置用於選擇字線WL的行選線所帶來的配線層增加，避免製造工藝複雜化。
(實施例2的變形例)本發明實施例2的變形例的目的在於降低實施例2中說明過的數據讀出時的功耗。
參照圖8，本發明實施例2的變形例的行選電路與圖5的本發明實施例2的行選電路相比，不同點在於，將數字字線驅動器DWDR0～DWDRn分別置換為數字字線驅動器DWDR#0～DWDR#n(以下，也總稱為數字字線驅動器DWDR#)。其他點相同，不重複其詳細說明。其中，數字字線驅動器DWDRn和數字字線驅動器DWDR#n具有同一結構。
參照圖9A，數字字線驅動器DWDR#0與實施例2中說明過的數字字線驅動器DWDR0相比，不同點在於，還具有「與非」電路NAD0及P溝道MOS電晶體PTT0。
「與非」電路NAD0接受傳遞到行選線DLSEL上的信號及讀信號RD的輸入並將「與非」邏輯運算結果傳遞到P溝道MOS電晶體PTT0的柵極。P溝道MOS電晶體PTT0按照從「與非」電路NAD0輸入的「與非」邏輯運算結果被激活，使電源電壓VCC和數字線DL0電耦合。
參照圖9B，數字字線驅動器DWDR#k與圖9A說明過的同樣，與各數字字線驅動器DWDRk相比，不同點在於，還具有「與非」電路NADk及P溝道MOS電晶體PTTk。即，在數字字線驅動器DWDR#k中，「與非」電路NADk按照傳遞到前級存儲塊MB中包含的數字線DLk-1上的信號及讀信號RD信號的邏輯運算結果來激活P溝道MOS電晶體PTTk，使電源電壓VCC和數字線DLk電耦合。
這裡，上述P溝道MOS電晶體PTT0及PTTk與P溝道MOS電晶體PT0及PTk相比，是電流驅動能力小的、即溝道寬度小的電晶體。
雖然未圖示，數據讀出時列解碼器200生成的塊選信號DLBS及數字線下拉信號DLDE全部被設定為「L」電平。
作為一例，說明在數據讀出中選擇了存儲塊MB1的情況。
參照圖8及圖9A、圖9B，在輸入了讀信號RD(「H」電平)的情況下，行解碼器100使行選線DLSEL激活到「H」電平。
傳遞到行選線DLSEL上的信號為「H」電平，讀信號RD也為「H」電平，所以數字字線驅動器DWDR#0的「與」電路AD0激活字線WL0。再者，「與非」電路NAD0按照傳遞到行選線DLSEL上的信號及讀信號RD的輸入來激活P溝道MOS電晶體PTT0。響應P溝道MOS電晶體PTT0的激活，傳遞到行選線DLSEL上的行選結果被傳遞到數字線DL0。
同樣，數字字線驅動器DWDR#1接受傳遞到數字線DL0上的信號(「H」電平)及讀信號RD(「H」電平)的輸入來激活字線WL，並且激活P溝道MOS電晶體PTT1，向數字線DL2傳遞「H」電平的行選結果。以下，其他數字字線驅動器DWDR#也同樣，激活對應的字線WL，並且向對應的數字線依次傳遞行選結果。
其中，塊選信號DLBS全都為「L」電平，所以各數字字線驅動器DWDR#k中包含的各「與非」電路NDk的「與非」邏輯運算結果為「H」電平，各P溝道MOS電晶體PTk不被激活。
本發明的結構是，在各數字字線驅動器DWDR#中設置2個將電源電壓VCC和數字線DL電耦合的驅動電晶體，在數據讀出時及數據寫入時選擇性地分別激活它們。因此，根據本發明的結構，在數據讀出時，不是驅動提供數據寫入時所需的數據寫入電流的溝道寬度大的P溝道MOS電晶體，而是驅動溝道寬度小的P溝道MOS電晶體，從而除了實施例2的效果之外，還能夠降低功耗。
(實施例3)本發明實施例3說明各存儲塊MB中包含的數字線DL的根數、和各存儲塊MB中包含的字線WL的根數不同的情況下的結構。
這裡作為一例，說明在各存儲塊中字線WL被分割為2根字線的情況。
參照圖10，本發明實施例3的行選電路與圖5的實施例2的行選電路相比，不同點在於，還包括字線驅動器WLDR。
具體地說，在上述數字字線驅動器DWDR0～DWDRn中的2個數字字線驅動器DWDR之間設置字線驅動器WLDR0～WLDRn-1以便分割字線WL。其中，字線驅動器WLDR是字線驅動器WLDR0～WLDRn-1的總稱。
例如，說明在數字字線驅動器DWDR0及DWDR1之間分割字線而配置的字線驅動器WLDR0。
參照圖11，字線驅動器WLDR0包含「與」電路ADD0。「與」電路ADD0接受從數字線DL0傳遞的信號及讀信號RD的輸入並根據「與」邏輯運算結果來激活字線WL1。通過使用這種電路配置，能夠分割字線，簡單地使字線的根數與數字線的根數不同。
通過本結構，能夠得到與實施例2同樣的效果，並且能夠通過進一步縮短各字線的配線長度來縮短各字線的上升時間，進行高速的數據讀出。
本發明實施例3也可以應用於上述實施例2及其變形例。
(實施例4)本發明實施例4與實施例2不同，目的在於在數據讀出時通過只激活選擇出的存儲塊MB中包含的字線WL來降低功耗。
參照圖12，本發明實施例4的行選電路與圖5的本發明實施例2的行選電路相比，不同點在於，將數字字線驅動器DWDR0～DWDRn分別置換為數字字線驅動器DWDRI0～DWDRIn。其他點同樣，不重複其詳細說明。其中，數字字線驅動器DWDRn和DWDRIn具有同一結構。
參照圖13A，數字字線驅動器DWDRI0與數字字線驅動器DWDR0相比，不同點在於，輸入到「與」電路AD0中的信號不是讀信號RD，而是字塊選信號WLBS0。即，按照字塊選信號WLBS0來激活字線WL0。
參照圖13B，數字字線驅動器DWDRIk與上述同樣，按照字塊選信號WLBSk來激活字線WLk。
其中，將字塊選信號WLBS0及WLBSk總稱為字塊選信號WLBS。
參照圖14，這裡，示出列解碼器200按照各存儲塊MB0～MBn-1的選擇而生成的塊選信號DLBS及數字線下拉信號DLDE及字塊選信號WLBS的組合。
作為一例，說明在選擇了存儲塊MB1的情況下激活字線WL1的情況。
參照圖14及圖15，在時刻t5之前的等待時，數據讀出指示信號--讀信號RD及行地址RA都為「L」電平，所以與行解碼器100連接的行選線DLSEL被設定在「L」電平。因此，在此階段不執行行選。此外，各塊選信號DLBS被設定為「L」電平。因此，各數字線驅動器DLDR中包含的P溝道MOS電晶體PT0～PTn-1處於截止狀態。其中，由於是數據讀出時，所以數據寫入時激活的寫使能WE為「L」電平。各數字線下拉信號DLDE為「H」電平，各數字線驅動器DLDR中包含的N溝道MOS電晶體NT1～NTn分別為導通狀態，各數字線DL與接地電壓GND(「L」電平)電耦合。此外，各字塊選信號WLBS被設定為「L」電平。
在時刻t5選擇了存儲塊MB1的情況下，列解碼器200將塊選信號DLBS0設定為「H」電平。此外，將塊選信號DLBS1～DLBSn-1設定為「L」電平。此外，將數字線下拉信號DLDE1～DLDEn設定為「L」電平。
接著，在時刻t6，行解碼器100根據讀信號RD、和行地址RA的行選結果使行選線DLSEL激活到「H」電平。此外，字塊選信號WLBS1變為「H」電平。塊選信號DLBS0為「H」電平，所以數字線DL0被激活而與電源電壓VCC電耦合併被充電到「H」電平。
這裡，數字字線驅動器DWDR1中包含的「與」電路AD1按照傳遞到電耦合的數字線DL0上的信號(「H」電平)及字塊選信號WLBS1(「H」電平)的「與」邏輯運算結果來激活對應的字線WL1(「H」電平)。
通過採用這種結構，通過在數據讀出時只激活選擇出的存儲塊MB中包含的字線，能夠進一步降低功耗。
(實施例5)本發明實施例5的目的在於在測試模式中執行燒入測試，即檢測數字線等的配線間的工藝缺陷等。
參照圖16，本發明實施例5的行選電路與圖2的實施例1的行選電路相比，不同點在於，將數字線驅動器DLDR0置換為數字線驅動器TDLDR。即，數字線驅動器TDLDR與數字線驅動器DLDR0相比，還包含「或」電路OR0。
「或」電路OR0接受傳遞到行選線DLSEL上的信號及測試模式使能TME的輸入並將其「或」邏輯運算結果輸出到「與非」電路ND0的一個輸入端。
通過採用本結構，不管行解碼器100的行選結果如何，都能夠根據測試模式使能TME的輸入來激活數字線DL。
參照圖17，在測試模式時，各塊選信號DLBS及各數字線下拉信號DLDE分別被設定為「H」電平及「L」電平。
參照圖17及圖18，在時刻t7之前的等待時，測試模式使能TME、寫使能WE及行地址RA都被設定為「L」電平。此外，各塊選信號DLBS為「L」電平。各數字線下拉信號DLDE為「H」電平，各數字線驅動器DLDR中包含的N溝道MOS電晶體NT1～NTn分別為導通狀態，各數字線DL與接地電壓GND(「L」電平)電耦合。
在時刻t7輸入了測試模式中的測試模式使能TME的情況下，列解碼器200將塊選信號DLBS0～DLBSn-1設定為「H」電平。此外，將數字線下拉信號DLDE1～DLDEn設定為「L」電平。
在測試模式時，按照測試模式使能TME及塊選信號DLBS將數字線DL激活到「H」電平。即，在測試模式中，根據測試模式使能TME的輸入，不管列選結果如何，都激活各行上配置的所有數字線DL。
因此，通過採用這種結構，能夠在各行上集中進行數字線DL的配線和數字線DL以外的信號線等的配線間的工藝缺陷的檢測以及與數字線DL連接著的P溝道及N溝道MOS電晶體的耐壓測試。
這裡，作為一例，示出了在實施例1的行選電路內的數字線驅動器DLDR0中還設有「或」電路OR0的結構，但是也可以同樣應用於實施例2、3及4。
(實施例5的變形例)本發明實施例5的變形例的目的在於，檢測對各行分別配置的數字線DL間的工藝缺陷。
參照圖19，在本發明實施例5的變形例的行選電路中，示出與奇數行對應的數字線驅動器組。
本發明實施例5的變形例的行選電路與圖16的實施例5的行選電路相比，不同點在於，將數字線驅動器TDLDR置換為數字線驅動器TDLDRO。即，數字線驅動器TDLDRO在測試模式時接受測試模式使能TMEOD的輸入而被激活。即，與奇數行對應的所有數字線驅動器組被激活。
另一方面，與偶數行對應的數字線驅動器組的不同點在於，如括號內所示，將數字線驅動器TDLDR置換為數字線驅動器TDLDRE。即，數字線驅動器TDLDRE在測試模式時接受測試模式使能TMEEV的輸入而被激活。即，與偶數行對應的所有數字線驅動器組被激活。
這樣，通過分別對應於偶數行和奇數行來輸入測試模式使能TMEOD及TMEEV中的某一個，能夠向偶數數字線及奇數數字線分別獨立地施加壓力，能夠執行燒入測試來集中檢測對各行分別配置的數字線相互間的工藝缺陷。
這裡，作為一例，示出了在實施例1的行選電路內的數字線驅動器DLDR0中還設有「或」電路OR0的結構，但是也可以同樣應用於實施例2、3及4。
(實施例6)實施例1～5的MRAM器件1說明了下述結構在大容量存儲陣列中，為了充分確保對各存儲塊配置的各數字線的數據寫入電流而分割數字線，對各數字線分別設有驅動器。
在以下實施例中，說明下述情況在將存儲陣列分割為多個存儲塊的結構中，在充分確保數據寫入電流的同時，共享數字線。
參照圖20，本發明實施例6的MRAM器件10與圖1所示的MRAM器件1相比，不同點在於，配置了驅動器帶DRB0～DRBn，來置換DL/WL驅動器帶DWDG0～DWDGn。此外，各驅動器帶DRB0～DRBn-1按照經「非」門21的寫使能WE的反轉信號/WE被控制，最後一級驅動器帶DRBn按照經「非」門21及21a的寫使能WE被控制。此外，行解碼器100響應接受寫使能WE及讀使能RE的輸入的「或」電路29的「或」邏輯運算結果來輸出行選結果。其他結構與圖1的MRAM器件1中說明過的相同，所以不重複其說明。
參照圖21，在本發明實施例6的行選電路中，數字線DLx由各存儲塊MB共享。第一級驅動器帶DRB0驅動該共享的數字線DLx。此外，各存儲塊MB中的字線WL由分別對應於存儲塊MB0～MBn-1而配置的驅動器帶DRB0～DRBn-1來驅動。
驅動器帶DRB0包含「非」門20、25、電晶體26、以及「與非」電路24。
電晶體26被配置在電源電壓VCC和數字線DLx之間，接受經「非」門20的行選信號DSLx的反轉信號/DSLx的輸入，將電源電壓VCC和數字線DLx電連接。「與非」電路24接受經「非」門21的寫使能WE的反轉信號/WE和數字線DLx的電壓信號的輸入並將其「與非」邏輯運算結果輸出到「非」門25。「非」門25響應「與非」電路24的輸出信號來激活字線WL0x。這裡，作為一例，假設電晶體26為P溝道MOS電晶體。
驅動對應的存儲塊中的字線WL的驅動器帶DRB1～DRBn-1具有相同的結構，所以以驅動器帶DRB1為代表來進行說明。
驅動器帶DRB1包含「與非」電路30、和「非」門31。
「與非」電路30接受經「非」門21的寫使能WE的反轉信號/WE和數字線DLx的電壓信號的輸入並將其「與非」邏輯運算結果輸出到「非」門31。「非」門31響應「與非」電路30的輸出信號來激活字線WL1x。
驅動器帶DRBn包含電晶體40。電晶體40被配置在數字線DLx和接地電壓GND之間，其柵極接受經「非」門21及21a的寫使能WE的輸入。這裡，作為一例，假設電晶體40為N溝道MOS電晶體。
用圖22的時序圖來說明本發明實施例6的行選電路的工作。
首先，說明數據寫入。在數據寫入時，向行解碼器100輸入有效的行地址RA。接著，在時刻T0，寫使能WE變為「H」電平。行解碼器100根據「或」電路29的「或」邏輯運算結果(「H」電平)和有效的行地址RA將行選信號DSLx設定為「H」電平。隨之，經「非」門20的行選信號DSLx的反轉信號/DSLx被設定為「L」電平。
隨之，電晶體26導通，電源電壓VCC和數字線DLx的一端被電耦合。此外，驅動器帶DRBn中包含的電晶體40接受經「非」門21及21a的寫使能WE(「H」電平)而導通，將數字線DLx的另一端和接地電壓GND電耦合。由此，向數字線DLx提供數據寫入電流，執行數據寫入。
下面說明數據讀出。在數據讀出時--時刻T1，讀使能RE被設定為「H」電平。而寫使能WE被設定為「L」電平。因此，終端電路--驅動器帶DRBn中包含的電晶體40變為截止，數字線DLx的另一端和接地電壓GND變為非電連接狀態(也稱為開路狀態)。
在時刻T1向行解碼器100輸入了有效的行地址RA的情況下，行解碼器100根據「或」電路29的「或」邏輯運算結果(「H」電平)和有效的行地址RA，將行選信號DSLx設定為「H」電平。隨之，經「非」門20的行選信號DSLx的反轉信號/DSLx被設定為「L」電平。因此，電晶體26導通，數字線DLx的一端和電源電壓VCC被電耦合。由此，由於另一端為開路狀態，所以數字線DLx的電壓電平被設定為「H」電平。
「與非」電路24接受經「非」門21的寫使能WE的反轉信號/WE(「H」電平)和數字線DLx的電壓電平(「H」電平)的輸入並將其「與非」邏輯運算結果輸出為「L」電平。「非」門25響應此來激活字線WL0x(「H」電平)。
根據本發明實施例6的行選電路的結構，通過在各存儲塊中共享數字線，能夠削減驅動數字線的電路數。
此外，在數據讀出時激活字線WL時，通過將數據寫入時用作電流線的數字線DL用作信號線，無需設置指示字線WL激活的信號線。即，能夠抑制布局隨與信號線相當的配線層數增加而增加，能夠縮小MRAM器件的面積。
這裡，說明了在將存儲陣列分割為多個存儲塊的結構中將數字線DL用作指示字線WL激活的信號線的方式，但是在不分割存儲陣列的結構中也可以同樣應用。
(實施例7)本發明實施例7說明在數據讀出時降低功耗的結構。
參照圖23，本發明實施例7的行選電路與圖21所示的實施例6的行選電路相比，不同點在於，將驅動器帶DRB0置換為DRB#。其他點相同，所以不重複其說明。
驅動器帶DRB#包含「與非」電路22、23、24、「非」門25、以及電晶體26、27。
「與非」電路22接受行選信號DSLx和經「非」門21的寫使能WE的反轉信號/WE的輸入並將其「與非」邏輯運算結果作為讀出選擇信號DLRx來輸出。電晶體27被配置在電源電壓VCC和數字線DLx之間，其柵極接受讀出選擇信號DLRx的輸入。「與非」電路23接受寫使能WE和行選信號DSLx的輸入並將其「與非」邏輯運算結果作為寫入選擇信號DLWx來輸出。電晶體26被配置在電源電壓VCC和數字線DLx之間，其柵極接受寫入選擇信號DLWx的輸入。驅動字線WL的「與非」電路24及「非」門25與圖21所示的連接關係相同，所以不重複其說明。這裡，作為一例，假設電晶體26及27為P溝道MOS電晶體。此外，電晶體27是比電晶體26的溝道寬度窄、即電流驅動能力小的電晶體。
用圖24的時序圖來說明本發明實施例7的行選電路的工作。
下面說明數據寫入。在數據寫入時，向行解碼器100輸入有效的行地址RA。接著，在時刻T0，寫使能WE變為「H」電平。行解碼器100根據「或」電路29的「或」邏輯運算結果(「H」電平)和有效的行地址RA將行選信號DSLx設定為「H」電平。隨之，「與非」電路23將輸出信號--寫入選擇信號DLWx設定為「L」電平。另一個「與非」電路22將讀出選擇信號DLRx設定為「H」電平。因此，電晶體26導通，而電晶體27截止。隨之，數字線DLx的一端和電源電壓VCC由電晶體26電耦合。
此外，終端電路--驅動器帶DRBn響應寫使能WE，使電晶體40導通，將數字線DLx的另一端和接地電壓GND電耦合。隨之，向數字線DLx提供數據寫入電流。
接著，說明數據讀出。在數據讀出時，讀使能RE被設定為「H」電平。而寫使能WE被設定為「L」電平。隨之，如上所述，終端電路--驅動器帶DRBn響應寫使能WE，將數字線DL設定為開路狀態。即，如上所述，數字線用作信號線。在時刻T1向行解碼器100輸入了有效的行地址RA的情況下，行解碼器100根據「或」電路29的「或」邏輯運算結果(「H」電平)和有效的行地址RA，將行選信號DSLx設定為「H」電平。隨之，「與非」電路22將讀出選擇信號DLRx設定為「L」電平。因此，電晶體27導通，電源電壓VCC和數字線DLx被電耦合。
第一級驅動器帶DRB#中包含的「與非」電路24接受寫使能WE的反轉信號/WE和數字線DLx的電壓信號的輸入並將其「與非」邏輯運算結果輸出到「非」門25。「非」門25反轉「與非」電路24的輸出信號來激活字線WL0x。
在此情況下，「與非」電路24的輸出信號變為「L」電平，通過「非」門25來激活字線WL0x。同樣，分別對應於各存儲塊WL1x～WLn-1x而配置的驅動器帶DRB1～DRBn-1使對應的字線WL1x～WLn-1x分別激活到「H」電平。
這樣，在數據寫入時和數據讀出時切換驅動的驅動電晶體。即，在數據寫入時，使電流驅動能力高的電晶體26導通，將充分確保的數據寫入電流提供給數字線。而在數據讀出時，數字線DL不是用作電流線，而是用作信號線，所以使電流驅動能力小的驅動電晶體27導通。
通過採用本結構，通過在數據寫入時和數據讀出時切換工作的電晶體，能夠降低功耗並降低整個器件的功耗。
(實施例7的變形例1)參照圖25，本發明實施例7的變形例1的行選電路與圖23所示的行選電路相比，不同點在於，將驅動器帶DRB#置換為驅動器帶DRB#a。
驅動器帶DRB#a包含「與非」電路23、24、「非」門25、28、以及電晶體26、27。
驅動器帶DRB#a與驅動器帶DRB#相比，不同點在於，電晶體27的柵極不是接受「與非」電路的輸出信號的輸入，而是接受經「非」門28的行選信號的反轉信號DLEx的輸入。其他點相同，所以不重複其說明。
用圖26的時序圖來說明本發明實施例7的變形例1的行選電路的工作。
首先說明數據寫入。
在數據寫入時，向行解碼器100輸入有效的行地址RA。接著，在時刻T0，寫使能WE變為「H」電平。行解碼器100根據「或」電路29的「或」邏輯運算結果(「H」電平)和有效的行地址RA將行選信號DSLx設定為「H」電平。在時刻T0，如果寫使能WE被激活而被設定為「H」電平，則「與非」電路23將其「與非」邏輯運算結果--寫入選擇信號DLWx設定為「L」電平。電晶體26響應此而將電源電壓VCC和數字線DLx電耦合。此外，電晶體27接受經「非」門28的行選信號DSLx的反轉信號DLEx(「L」電平)而導通。由此，電晶體27將電源電壓VCC和數字線DLx電耦合。此外，如上所述，電晶體40響應寫使能WE而導通，數字線DLx的另一端和接地電壓GND被電耦合。因此，在數據寫入時，2個驅動電晶體26及27都導通，所以能夠將足夠的寫入電流提供給數字線DLx。
接著，說明數據讀出。
在數據讀出時，向行解碼器100輸入有效的行地址RA。接著，在時刻T1，讀使能RE變為「H」電平。行解碼器100根據「或」電路29的「或」邏輯運算結果(「H」電平)和有效的行地址RA，將行選信號DSLx設定為「H」電平。而寫使能WE被設定為「L」電平，所以「與非」電路23的輸出信號--寫入選擇信號DLWx被設定為「H」電平。而行選信號DSLx的反轉信號DLEx由「非」門28設定為「L」電平。
因此，在數據讀出時，只有電晶體27導通，使電源電壓VCC和數字線DLx電耦合。隨之，如上所述，「與非」電路24、30等的輸出信號變為「L」電平，對應的字線WL被激活。因此，執行數據讀出。
根據本發明實施例7的變形例1的行選電路的結構，通過在數據寫入時使2個驅動電晶體都導通，能夠將足夠的寫入電流提供給數字線。此外，在數據讀出時通過只使電流驅動能力低的電晶體導通，能夠降低功耗。
(實施例7的變形例2)參照圖27，本發明實施例7的變形例2的行選電路與圖23所示的行選電路相比，不同點在於，除去了驅動與各存儲塊MB對應的字線WL的驅動器，並且在各存儲塊中共享字線，用共享的數字線和配線來電耦合。
用圖28的時序圖來說明本發明實施例7的變形例2的行選電路。
下面說明數據寫入。在數據寫入時，向行解碼器100輸入有效的行地址RA。接著，在時刻T0，寫使能WE變為「H」電平。行解碼器100根據「或」電路29的「或」邏輯運算結果(「H」電平)和有效的行地址RA，將行選信號DSLx設定為「H」電平。此外，「與非」電路23將寫入選擇信號DLWx設定為「L」電平。因此，如上所述，電晶體26導通，電源電壓VCC和數字線DLx被電耦合，數據寫入電流被提供給數字線DLx。
此外，字線WLx處於與數字線DLx電耦合的狀態，其電位電平被設定為中間電位。因此，與字線WLx電耦合的各存儲單元MC的電晶體不會導通，不執行數據的讀出。
接著說明數據讀出。向行解碼器100輸入有效的行地址RA。接著，在時刻T1，讀使能RE變為「H」電平。行解碼器100根據「或」電路29的「或」邏輯運算結果(「H」電平)和有效的行地址RA，將行選信號DSLx設定為「H」電平。此外，如上所述，寫使能WE變為「L」電平，所以數字線的另一端變為開路狀態。即，數字線用作信號線。「與非」電路22響應行選信號DSLx(「H」電平)及寫使能WE的反轉信號/WE(「H」電平)將讀出選擇信號DLRx設定為「L」電平。隨之，驅動電晶體27導通，電源電壓VCC和數字線DLx被電耦合。因此，與數字線電耦合的字線WLx被激活，被設定為「H」電平。由此，對被選存儲單元執行數據讀出。
因此，像本發明實施例7的變形例2的結構這樣，用配線使數字線和字線直接電耦合，能夠進一步削減驅動字線的電路的部件個數，能夠縮小布局面積。
(實施例8)
在上述實施例6、7及其變形例中，說明了削減驅動數字線及字線的電路的部件個數的結構。
在本發明實施例8中，說明用於高效地測試各個MTJ存儲單元的耐數據誤寫入性的結構。以下，將用於評價耐數據誤寫入性的工作模式稱為幹擾測試。
參照圖29，本發明實施例8的行選電路包含行解碼器100；置換圖20所示的驅動器帶DRB0、驅動分別對應於存儲單元行而設置的數字線DL0～DLx的驅動器帶TDRB；以及驅動器帶DRBn。此外，對應於存儲單元列來配置位線BL，位線電流控制電路400及410控制位線BL。
其中，驅動字線WL的電路與圖21中說明過的結構相同，在本實施例中予以省略。
驅動器帶TDRB包含分別對應於數字線DL0～DLx而設置的驅動單元DRU0～DRUx(以下，也總稱為驅動單元DRU)。
各驅動單元DRU0～DRUx具有同樣的結構，所以這裡以驅動單元DRU0為代表來進行說明。
驅動單元DRU0包含「與非」電路50、51、以及電晶體52、53。
「與非」電路51接受行選信號DSL0、寫使能WE的輸入並將其「與非」邏輯運算結果輸出到電晶體53的柵極。「與非」電路50接受寫使能WE和測試模式使能TME的輸入並將其「與非」邏輯運算結果輸出到電晶體52的柵極。電晶體52被配置在電源電壓VCC和數字線DL0之間，其柵極接受「與非」電路50的輸出信號--控制信號DLT0的輸入。電晶體53被配置在電源電壓VCC和數字線DL0之間，其柵極接受「與非」電路51的輸出信號--寫入選擇信號DLW0的輸入。這裡，作為一例，假設電晶體52、53為P溝道MOS電晶體。此外，假設電晶體52為比電晶體53的電流驅動能力小的電晶體。
用圖30的時序圖來說明本發明實施例8的行選電路的數據寫入。
在正常工作時，測試模式使能TME被設定為「L」電平。在數據寫入時，行解碼器100響應行地址RA的輸入將行選信號DSLx設定為「H」電平。在時刻T0，寫使能WE變為「H」電平，選擇性地激活驅動單元DRU。例如，作為一例，假設行選信號DSL0按照行地址RA變為「H」電平。於是，「與非」電路5 1按照寫使能WE及行選信號DSL0將寫入選擇信號DLW0設定為「L」電平。隨之，電晶體53導通，電源電壓VCC和數字線DL0被電耦合。
此外，如上所述，最後一級驅動器帶DRBn根據寫使能WE將各數字線DL的另一端和接地電壓GND電耦合。由此，向選擇出的數字線DL0提供寫入電流。
接著說明測試模式。在時刻T1，測試模式使能TME被設定為「H」電平。此外，寫使能WE也被設定為「H」電平。隨之，例如驅動單元DRU0中的「與非」電路50按照測試模式使能TME(「H」電平)及寫使能WE(「H」電平)將控制信號DLT0設定為「L」電平。由此，電晶體52導通，電源電壓VCC和數字線DL0被電耦合。其他驅動單元DRU也同樣，在測試模式中導通的電晶體比正常的驅動電晶體的尺寸小，所以流入各數字線DL的數據寫入電流比正常工作時的數據寫入電流少。
在此狀態下，用位線電流控制電路400及410向被選位線BL提供數據寫入電流。
這裡，流入各數字線的正規的數據寫入電流通過與流過位線的數據寫入電流組合，將與圖47所示的星形特性線外側的區域相當的數據寫入磁場設定為可施加到磁隧道結區MTJ上的電平。而通過測試模式中的中間數據寫入電流Ipt和流過位線的正規的數據寫入電流的組合來調整數據寫入電流Ipt的電平，使得施加到磁隧道結區MTJ上的數據寫入磁場位於星形特性線內側的區域中。
這樣，在幹擾測試時，使理論上不能進行數據寫入的電平--中間數據寫入電流Ipt流過，通過檢查各MTJ存儲單元數據的存儲數據是否被更新，來測試各MTJ存儲單元的耐數據誤寫入性。即，測試存儲單元的抗幹擾特性的強弱。
於是，抗幹擾特性弱的存儲單元通過上述幹擾測試會反轉保持數據。由此，能夠檢測抗幹擾特性弱的缺陷存儲單元。
根據本發明實施例8的結構，能夠使數據寫入電流Ipt並聯流過同一列的存儲單元，執行各MTJ存儲單元的幹擾測試，所以能夠縮短測試時間。
(實施例8的變形例)
參照圖31，本發明實施例8的變形例的行選電路與圖29所示的行選電路相比，不同點在於，還包括接受外部電源電壓的供給的外部焊盤PD0。
作為一例，驅動器帶TDRB中包含的驅動單元DRU0在測試時將接受可從外部調整的電壓的供給的外部焊盤PD0和數字線DLx電耦合。其他驅動單元也同樣。
因此，根據本發明實施例8的變形例的行選電路的結構，通過在測試時從外部焊盤提供測試用的電源電壓，能夠調整流入各數字線DL的數據寫入電流Ipt的電流量。
隨之，通過微調數據寫入電流Ipt，能夠執行精度更高的幹擾測試。
(實施例9)在本發明實施例9中，說明還能夠支持高效地測試數字線DL及數字線DL間的配線缺陷的燒入測試的電路結構。
參照圖32，本發明實施例9的行選電路包含行解碼器100；置換圖20所示的驅動器帶DRB0的驅動器帶DRVB；以及外部焊盤PD1、PD2。其中，除去了圖20所示的終端電路--驅動器帶DRBn。其中，驅動字線的驅動器帶DRB1～DRBn-1與圖21中說明過的結構相同，在本實施例中予以省略。
行解碼器100接受行地址RA和寫使能WE的輸入並將行選結果--行選信號DSL輸出到驅動器帶DRVB。驅動器帶DRVB按照來自行解碼器100的行選結果，通過選擇性地將數字線DL0～DLn與電源電壓VCC電耦合來提供數據寫入電流。
驅動器帶DRVB包含「非」門IV0～IVn；以及電晶體TR0～TRn。電晶體TR0～TRn分別對應於數字線DL0～DLn而被設置在其與電源電壓VCC之間。電晶體TR0～TRn的柵極接受經「非」門IV0～IVn的行選信號DSL0～DSLn的反轉信號的輸入。
行解碼器100及驅動器帶DRVB中配置的各電路等與接受接地電壓GND的供給的共享的外部焊盤PD1電耦合。此外，與接地電壓GND電耦合的各數字線DL的另一端與外部焊盤PD2電耦合。即，與各數字線DL的另一端電耦合的接地電壓GND、和其他電路中所用的接地電壓GND用2個外部焊盤來獨立提供。
用圖33的時序圖來說明本發明實施例9的行選電路的工作。
下面說明數據寫入。這裡以選擇了數字線DL1的情況為代表來進行說明。
在數據寫入時，在時刻T0，行解碼器100按照有效的行地址RA的輸入及被設定為「H」電平的寫使能WE將行選結果--行選信號DSL1設定為「H」電平。行選信號DSL1經「非」門IV1的反轉信號/DSL1被設定為「L」電平。電晶體TR1響應此將電源電壓VCC和數字線DL1電耦合。此外，在正常時，外部焊盤PD2與接地電壓GND電耦合。由此，向選擇出的數字線DL1提供數據寫入電流。
接著說明測試模式時。在測試時，在時刻T1，向外部焊盤PD2不是提供接地電壓GND，而是提供高電壓的外部電源電壓。此外，向行解碼器100不輸入有效的行地址RA，驅動器帶DRVB處於去活狀態。各數字線DL的另一端都與共享的外部焊盤PD2電耦合，所以從外部焊盤PD2向各數字線DL施加高電壓。由此，能夠向數字線DL並聯施加高電壓，能夠執行各數字線的缺陷加速測試(所謂的燒入測試)。此外，能夠並聯向各數字線施加高電壓，所以能夠高效而且縮短時間來執行缺陷加速測試。
其中，本實施例9的基礎例的燒入測試也能夠同樣應用於後述本實施例9的變形例及變形例2的結構。
(實施例9的變形例1)參照圖34，本發明實施例9的變形例1的行選電路與圖32所示的行選電路相比，不同點在於，將驅動器帶DRVB置換為DRVB#。
驅動器帶DRVB#包含「或非」電路NR0～NRn；以及電晶體TR0～TRn。
電晶體TR0～TRn各自的柵極接受「或非」電路NR0～NRn各自的輸出信號。
「或非」電路NRx接受對應的行選信號DSLx和測試模式使能TME的輸入並將其「或非」邏輯運算結果作為控制信號/DSL#輸出到電晶體TRx。電晶體TRx按照控制信號/DSL#使電源電壓VCC和對應的數字線DLx電耦合。其他「或非」電路也同樣，所以不重複其說明。
用圖35的時序圖來說明本發明實施例9的變形例1的行選電路的工作。
在正常工作時，測試模式使能TME被設定為「L」電平。因此，各「或非」電路用作反轉行選信號DSL的「非」門。因此，數據寫入與上述圖33的時序圖相同，所以不重複其說明。
在測試模式時，在時刻T1，測試模式使能TME被設定為「H」電平。控制信號/DSL#0～/DSL#n響應此全都被設定為「L」電平。電晶體TR0～TRn響應此並聯導通，將電源電壓VCC和各數字線DL0～DLn電耦合。此外，在此情況下，將焊盤PD2變為開路狀態。
通過採用本結構，即使在由於測試裝置和測試環境的制約而難以實現將外部電源電壓提供給外部焊盤PD2的結構的情況下，也能夠簡單地執行測試。此外，能夠對各數字線並聯執行燒入測試，所以能夠縮短測試時間。
其中，本實施例9的變形例1的燒入測試也能夠同樣應用於本實施例9的結構。
(實施例9的變形例2)參照圖36，本發明實施例9的變形例2的行選電路與圖34所示的行選電路相比，不同點在於，將驅動器帶DRVB#置換為驅動器帶DRVBa。此外，不同點在於，還設有外部焊盤PD3、PD4。
本發明實施例9的變形例2的目的在於，在測試時獨立控制偶數行數字線和奇數行數字線。驅動器帶DRVBa與驅動器帶DRVB#相比，不同點在於，輸入到與偶數行對應的「或非」電路NR0、NR2、…中的測試模式使能和輸入到與奇數行對應的「或非」電路NR1、NR3、…中的測試模式使能分別獨立。具體地說，與偶數行對應的「或非」電路NR0、NR2、…接受測試模式使能TME_E的輸入。而與奇數行對應的「或非」電路NR1、NR3、…接受測試模式使能TME_O的輸入。
此外，偶數行的數字線DL0、DL2、…的另一端與外部焊盤PD4電耦合。而與奇數行對應的數字線DL1、DL3、…的另一端與外部焊盤PD3電耦合。
用圖37的時序圖來說明本發明實施例9的變形例的行選電路的工作。
數據寫入與圖35中說明過的實施例9的變形例1同樣，所以不重複其說明。
下面說明測試時。在時刻T1，測試模式使能TME_O被設定為「H」電平。於是，驅動器帶DRVBa內的與奇數行對應的「或非」電路NR1、NR3、…的輸出信號響應此而被設定為「L」電平。隨之，與奇數行對應的電晶體TR1、TR3、…導通，將奇數行的數字線DL1、DL3、…和電源電壓VCC電耦合。此外，外部焊盤PD3被設定為開路狀態。由此，使奇數行和偶數行之間產生電壓差，能夠檢測數字線DL間的缺陷。
同樣，在時刻T2，將測試模式使能TME_E設定為「H」電平。於是，同樣，偶數行的數字線DL0、DL2、…和電源電壓VCC被電耦合，使奇數行和偶數行之間產生電壓差，能夠檢測數字線DL間的工藝缺陷。
(實施例9的變形例3)參照圖38，本發明實施例9的變形例3的行選電路與圖34所示的實施例9的變形例1的行選電路相比，不同點在於，設有連接控制電路DRCT來取代外部焊盤PD2。連接控制電路DRCT包含電晶體GT0～GTn，分別對應於數字線DL0～DLn來設置，控制與接地電壓GND之間的電連接。這裡，作為一例，假設電晶體GT0～GTn為N溝道MOS電晶體。
各電晶體GT0～GTn的柵極經「非」門60來接受測試模式使能TME的反轉信號/TME的輸入。
用圖39的時序圖來說明本發明實施例9的變形例3的行選電路的工作。
數據寫入與上述實施例9的變形例1同樣，所以不重複其說明。
在測試模式時，在時刻T1，測試模式使能TME被設定為「H」電平。驅動器帶DRVB#內包含的各電晶體響應此而導通，將對應的數字線DL和電源電壓VCC電耦合。而由於測試模式使能TME變為「H」電平，所以連接控制電路DRCT接受其反轉信號的輸入來斷開接地電壓GND和對應的數字線DL的電耦合。
由此，能夠並聯將各數字線DL和電源電壓VCC電耦合來執行燒入測試，能夠縮短測試時間。
根據本發明實施例9的變形例3的行選電路的結構，不用外部焊盤就能夠執行所謂的燒入測試，也能夠通用於外部焊盤數有限的器件。
(實施例9的變形例4)參照圖40，本發明實施例9的變形例4的行選電路與圖38的行選電路的不同點在於，將連接控制電路DRCT置換為DRCTa。
連接控制電路DRCTa包含電晶體GT。電晶體GT控制各數字線DL和接地電壓GND的電連接，接受經「非」門60的測試模式使能TME的反轉信號/TME的輸入。
數據寫入時及測試時的工作與上述同樣，所以不重複其說明。
通過採用本結構，能夠將控制接地電壓GND和數字線DL的連接的電晶體削減到1個，能夠削減電路的部件個數。
(實施例9的變形例5)參照圖41，本發明實施例9的變形例5的行選電路與圖36所示的行選電路相比，不同點在於，設有連接控制電路DRCT#來置換外部焊盤PD3、PD4。
連接控制電路DRCT#包含電晶體GT0～GTn，分別對應於數字線DL0～DLn來設置，控制對應的數字線和接地電壓GND的連接。
與偶數行的數字線DL0、DL2、…對應的電晶體GT0、GT2、…的柵極接受經「非」門62的測試模式使能TME_E的反轉信號/TME_E的輸入。而與奇數行的數字線DL1、DL3、…對應的電晶體GT1、GT3的柵極接受經「非」門61的測試模式使能TME_O的反轉信號/TME_O的輸入。
用圖42的時序圖來說明本發明實施例9的變形例5的行選電路的工作。
數據寫入時與上述實施例9的變形例1同樣，所以不重複其說明。
接著說明測試模式時。在時刻T1，將測試模式使能TME_O設定為「H」電平。奇數行的數字線DL和電源電壓VCC響應此而被電耦合。隨之，在偶數行和奇數行的數字線之間產生電壓差，能夠檢測數字線間的缺陷。
另一方面，在時刻T2，將測試模式使能TME_E設定為「H」電平。偶數行的數字線DL和電源電壓VCC響應此而被電耦合。隨之，在偶數行和奇數行的數字線之間產生電壓差，能夠檢測數字線間的缺陷。
根據本發明實施例9的變形例5的行選電路的結構，不用外部焊盤就能夠執行所謂的燒入測試，也能夠通用於外部焊盤數有限的器件。
(實施例9的變形例6)參照圖43，本發明實施例9的變形例6的行選電路與圖41所示的行選電路相比，不同點在於，將連接控制電路DRCT#置換為連接控制電路DRCTa#。連接控制電路DRCTa#包含電晶體GTa和電晶體GTb。
電晶體GTa控制奇數行的數字線的另一端分別和接地電壓GND之間的電連接。電晶體GTb控制偶數行的數字線的另一端和接地電壓GND之間的電連接。
電晶體GTa接受經「非」門61的測試模式使能TME_O的反轉信號的輸入來控制奇數行的數字線和接地電壓GND之間的連接。而電晶體GTb接受經「非」門62的測試模式使能TME_E的反轉信號的輸入來控制偶數行的數字線和接地電壓GND之間的連接。
正常的數據寫入時及測試模式時的工作同樣，所以不重複其說明。
根據本發明實施例9的變形例6的行選電路的結構，能夠比上述實施例9的變形例5進一步削減部件個數。
權利要求
1.一種薄膜磁存儲裝置，其中，包括配置為矩陣狀的多個磁磁存儲單元；上述多個磁存儲單元沿行方向被分割為第1級至第N級這N個(N自然數)存儲塊以便共享存儲單元行；在各上述存儲塊中，還包括多個數字線，分別對應於上述存儲單元行來設置，用於在數據寫入時使產生數據寫入磁場的數據寫入電流選擇性地流入選擇出的磁存儲單元；多個第1驅動單元，分別對應於上述多個數字線來設置，分別用於控制對應的數字線的一端和第1電壓之間的連接；以及多個第2驅動單元，分別對應於上述多個數字線來設置，分別用於控制上述對應的數字線的另一端和第2電壓之間的連接；在上述數據寫入時，與上述第1級存儲塊對應的各上述第1驅動單元按照行選結果來連接對應的數字線的上述一端與上述第1電壓；在上述數據寫入時，與包含上述被選磁存儲單元的第I級(II≤N的自然數)存儲塊對應的各上述第2驅動單元按照上述N個存儲塊的選擇結果，來連接對應的數字線的另一端與上述第2電壓；在上述數據寫入時，在I≥2時，與上述第2級至第N級存儲塊分別對應的各上述第1驅動單元按照前級存儲塊內的同一存儲單元行的數字線的電壓電平，來連接對應的數字線的上述一端與上述第1電壓；在上述數據寫入時，在I≥2時，與上述第1級至第(I-1)級存儲塊對應的各上述第2驅動單元按照上述N個存儲塊的選擇結果，將對應的數字線的上述另一端與上述第2電壓斷開。
2.如權利要求1所述的薄膜磁存儲裝置，其中，在上述數據寫入時，與上述第(I+1)級至第N級存儲塊分別對應的各上述第2驅動單元連接對應的數字線的另一端與上述第2電壓。
3.如權利要求1所述的薄膜磁存儲裝置，其中，上述第1電壓比上述第2電壓高；在各上述存儲塊中，各上述第1驅動單元包含P溝道場效應電晶體，被電耦合在上述第1電壓及上述對應的數字線的一端之間；各上述第2驅動單元包含N溝道場效應電晶體，被電耦合在上述第2電壓及上述對應的數字線的另一端之間。
4.如權利要求1所述的薄膜磁存儲裝置，其中，上述第2電壓比上述第1電壓高；在各上述存儲塊中，各上述第1驅動單元包含N溝道場效應電晶體，被電耦合在上述第1電壓及對應的數字線的一端之間；各上述第2驅動單元包含P溝道場效應電晶體，被電耦合在上述第2電壓及對應的數字線的另一端之間。
5.如權利要求1所述的薄膜磁存儲裝置，其中，獨立於每個上述存儲塊，還包括多個字線，分別對應於上述存儲單元行來設置，用於在數據讀出時執行行選；以及多個字線驅動器，分別對應於上述多個字線來設置，分別用於激活對應的字線；在上述數據讀出時，在第I級(I滿足I≤N的關係的自然數)存儲塊包含被選擇為數據讀出對象的磁存儲單元的情況下，與第1級存儲塊對應的各上述第1驅動單元按照上述行選結果來連接對應的數字線的一端與上述第1電壓，而且對應於上述第2級至第I級存儲塊而設置的各上述第1驅動單元按照前級存儲塊內的同一存儲單元行的數字線的電壓電平，來連接對應的數字線的一端與上述第1電壓；在上述數據讀出時，與上述第1級存儲塊對應的各上述字線驅動器按照上述行選結果來激活對應的字線，而且與上述第2級至第I級存儲塊對應的各上述字線驅動器按照前級存儲塊內的同一存儲單元行的數字線的電壓電平，來激活對應的字線。
6.如權利要求5所述的薄膜磁存儲裝置，其中，與各上述存儲塊對應的各上述第1驅動單元還包含並聯配置的第1及第2驅動電晶體，用於分別連接對應的數字線和上述第1電壓；在上述數據寫入時，通過上述第1驅動電晶體來連接上述第1電壓與上述數字線；在上述數據讀出時，通過上述第2驅動電晶體來連接上述第1電壓與上述數字線；上述第1驅動電晶體比上述第2驅動電晶體的電流驅動能力大。
7.如權利要求5所述的薄膜磁存儲裝置，其中，上述多個字線分別還包含分割對應的字線所得的多個分割字線；上述薄膜磁存儲裝置還包括多個分割字線驅動器，獨立於每個上述存儲塊，分別對應於上述多個分割字線來設置，分別用於激活對應的分割字線；在上述數據讀出時，各上述分割字線驅動器根據同一行的數字線的電壓電平來激活對應的分割字線。
8.如權利要求1所述的薄膜磁存儲裝置，其中，獨立於每個上述存儲塊，還包括多個字線，分別對應於上述存儲單元行來設置，用於在數據讀出時執行行選；以及多個字線驅動器，分別對應於上述多個字線來設置，分別用於激活對應的字線；在上述數據讀出時，在第1級存儲塊包含被選擇為數據讀出對象的磁存儲單元的情況下，與第1級存儲塊對應的上述字線驅動器按照上述行選結果及存儲塊選擇結果，來激活對應的字線；在第1級(I滿足2≤I≤N的關係的自然數)存儲塊包含被選擇為數據讀出對象的磁存儲單元的情況下，與第1級存儲塊對應的各上述第1驅動單元按照上述行選結果來連接對應的數字線的一端與上述第1電壓，而且對應於上述第2級至第(I-1)級存儲塊而設置的各上述第1驅動單元按照前級存儲塊內的同一存儲單元行的數字線的電壓電平，來連接對應的數字線的一端與上述第1電壓；與第I級存儲塊對應的各上述字線驅動器按照前級存儲塊內的上述同一存儲單元行的數字線的電壓電平及上述塊選信號，來激活對應的字線。
9.如權利要求1所述的薄膜磁存儲裝置，其中，在測試時，在各上述N個存儲塊中，各上述第1驅動單元將上述對應的數字線和比上述第2電壓高的上述第1電壓電連接。
10.如權利要求1所述的薄膜磁存儲裝置，其中，在測試時，各上述N個存儲塊的上述多個第1驅動單元被分割為與偶數行對應的第1組、和與奇數行對應的第2組；屬於上述第1組的驅動單元分別按照第1測試信號，將上述對應的數字線和比上述第2電壓高的上述第1電壓電連接；屬於上述第2組的驅動單元分別按照第2測試信號，將上述對應的數字線和比上述第2電壓高的上述第1電壓電連接。
11.一種薄膜磁存儲裝置，其中，包括配置為矩陣狀的多個磁存儲單元；多個數字線，分別對應於上述存儲單元行來設置，用於使產生數據寫入磁場的數據寫入電流選擇性地流入被選擇為數據寫入對象的被選磁存儲單元；多個第1驅動單元，分別對應於上述多個數字線來設置，分別用於控制對應的數字線的一端和第1電壓之間的連接；以及多個第2驅動單元，分別對應於上述多個數字線來設置，分別用於控制上述對應的數字線的另一端和第2電壓之間的連接；多個字線，分別對應於上述存儲單元行來設置；以及多個驅動部，分別對應於上述多個字線來設置，分別按照同一行的數字線的電壓電平來激活對應的字線；在數據寫入時，各上述第1驅動單元按照行選結果來連接上述對應的數字線的一端和上述第1電壓，各上述第2驅動單元連接上述對應的數字線的另一端和上述第2電壓；在上述數據讀出時，各上述第1驅動單元按照行選結果來連接上述對應的數字線的一端和上述第1電壓，各上述第2驅動單元將上述對應的數字線的另一端和上述第2電壓斷開。
12.如權利要求11所述的薄膜磁存儲裝置，其中，各上述第1驅動單元將上述對應的數字線驅動到上述第1電壓的驅動能力在上述數據讀出時及上述數據寫入時分別不同。
13.一種薄膜磁存儲裝置，其中，包括配置為矩陣狀的多個磁存儲單元；多個數字線，分別對應於存儲單元行來設置，用於使第1數據寫入電流選擇性地流入被選擇為數據寫入對象的被選磁存儲單元；多個位線，分別對應於存儲單元列來設置，用於使第2數據寫入電流選擇性地流入上述被選擇為數據寫入對象的磁存儲單元；以及多個電流提供電路，分別對應於上述多個數字線來設置，分別用於控制向對應的數字線提供上述第1數據寫入電流；在數據寫入時，各上述電流提供電路按照行選結果向上述對應的數字線提供上述第1數據寫入電流；在測試時，各上述電流提供電路提供比上述數據寫入時小的上述第1數據寫入電流；在上述測試時，上述多個數字線中的至少1根接受上述第2數據寫入電流的供給。
14.如權利要求13所述的薄膜磁存儲裝置，其中，各上述電流提供電路包含第1驅動電晶體，控制第1電壓和上述對應的數字線的一端之間的連接；第2驅動電晶體，與上述第1驅動電晶體並聯配置，控制上述第1電壓和上述對應的數字線的一端之間的連接；以及第3驅動電晶體，在上述數據寫入時及上述測試時連接第2電壓和上述對應的數字線的另一端；在上述數據寫入時，上述第1驅動電晶體按照上述行選結果，連接上述第1電壓和上述對應的數字線的一端；在上述測試時，上述第2驅動電晶體按照測試信號來連接上述第1電壓和上述對應的數字線的一端；上述第2驅動電晶體比上述第1驅動電晶體的電流驅動能力小。
15.一種薄膜磁存儲裝置，其中，包括配置為矩陣狀的多個磁存儲單元；多個數字線，分別對應於上述存儲單元行來設置，用於使產生數據寫入磁場的數據寫入電流選擇性地流入被選擇為數據寫入對象的被選磁存儲單元；多個驅動單元，分別對應於上述多個數字線來設置，用於按照行選結果來控制對應的數字線的一端和第1電壓之間的連接；第1外部焊盤，與各上述數字線的另一端電連接；以及第2外部焊盤，與上述多個數字線以外的內部電路電連接，接受第2電壓的供給；在正常工作時，連接上述第1外部焊盤與上述第2電壓；測試時上述第1外部焊盤的連接狀態與上述正常工作時不同。
16.一種薄膜磁存儲裝置，其中，包括配置為矩陣狀的多個磁存儲單元；多個數字線，分別對應於上述存儲單元行來設置，用於使產生數據寫入磁場的數據寫入電流選擇性地流入被選擇為數據寫入對象的被選磁存儲單元；多個驅動單元，分別對應於上述多個數字線來設置，分別在數據寫入時按照行選結果被激活，用於控制對應的數字線的一端和第1電壓之間的連接；以及連接控制電路，控制上述多個數字線的另一端和第2電壓的連接；在正常工作時，上述連接控制電路將上述多個數字線的另一端和第2電壓電連接；在測試時，各上述驅動單元按照測試信號來連接上述對應的數字線的一端和上述第1電壓，上述連接控制電路響應上述測試信號將上述多個數字線的另一端和上述第2電壓斷開。
全文摘要
對第1級～第N級這N個分割出的存儲塊(MB)中的每個，分別對應於各存儲塊中包含的多個數字線(DL)的一端及另一端來配置多個第1及第2驅動單元(ND、PT、NT)。被選存儲塊以前的各第1驅動單元(ND、PT)按照前級存儲塊的同一行的數字線的電壓電平來連接對應的數字線和第1電壓(VCC)。此外，被選存儲塊的第2驅動單元(NT)連接對應的數字線和第2電壓(GND)來提供數據寫入電流。即，不是將被選存儲塊以前的數字線用作電流線，而是用作信號線，來縮小電路帶的面積。
文檔編號H01L43/08GK1437199SQ03103169
公開日2003年8月20日 申請日期2003年1月31日 優先權日2002年2月4日
發明者辻高晴 申請人:三菱電機株式會社