多埠存儲裝置的製作方法

2023-09-16 08:47:35 2

專利名稱：多埠存儲裝置的製作方法
技術領域：
本發明是關於一種多埠存儲裝置，且更具體地說，是關於一種多埠存儲裝置的具有命令產生電路的存儲體(bank)控制邏輯單元。
技術背景當前，多數動態隨機存取存儲器(DRAM)用於高清晰度電視(HDTV)及 液晶顯示器(LCD)TV以及傳統裝置(諸如桌上型計算機、筆記本計算機及服 務器)中。因此，存在對替代常規數據通信的新的數據通信的需求，該常規 數據通信具有一具多個輸入/輸出(I/0)管腳集(亦即，並行I/O接口)的單端 口 。圖1為常規單埠存儲裝置的方塊圖。為便於闡釋，說明作為單埠 存儲裝置的具有八個存儲體的常規xl6 512MDRAM裝置。常規的x16 512MDRAM裝置包括多個存儲單元(memoryce11)、第一至 第八存儲體BANK0至BANK7、單個埠 PORT及多個全局輸入/輸出(I/O) 數據總線GIO。多個存儲單元配置為具有矩陣形式的多個(NxM個)存儲單 元，M及N為正整數。第 一存儲體BANK0至第八存儲體BANK7包括一行 /列解碼器，其用於由行線及列線選擇特定存儲單元。單個埠PORT控制 自第一存儲體BANK0至第八存儲體BANK7輸入或輸出至第一存儲體 BANK0至第八存儲體BANK7的信號。全局I/O數據總線GIO在單個埠與存儲體之間，且在單個埠與輸入/輸出(i/o)管腳之間傳送信號。參看圖1，全局I/0數據總線GIO包括一控制總線、十五個地址總線及十六個數據 總線。如以上所描述，單埠存儲裝置包括僅一個具有多個I/0管腳集的單個 埠以用於經由外部晶片組在單埠存儲裝置與外部裝置之間傳送數據信 號。描述從存儲體傳送信號至外部裝置的過程。藉由單個埠 PORT經由 外部晶片組將經由十六個數據總線從第一存儲體BANK0至第八存儲體 BANK7輸出的信號並行傳送至外部裝置。描述從外部裝置傳送信號至存儲體的過程。將經由外部晶片組從外部 裝置並行輸出的信號傳送至單個埠 PORT，且接著，經由十六個數據總線 將其傳送至第一存儲體BANK0至第八存儲體BANK7。在提供於存儲體內 的控制單元(亦即，解碼器及驅動器)的控制下，將經傳送的信號傳送至存儲 單元。同時，從第一存儲體BANK0至第八存儲體BANK7傳送至外部裝置的 信號包括地址及命令以及數據信號。經由除十六個數據總線之外的附加輸 入/輸出地址及命令管腳將地址及命令從外部裝置並行傳送至單埠 PORT。 經由單一控制總線將傳送至單埠 PORT的命令輸入至存儲體，且經由十 五個地址總線將傳送至單埠 PORT的地址輸入至存儲體。然而，在單埠存儲裝置中，難以實現各種多媒體功能，因為單埠 存儲裝置使用僅一個埠 。為了在單埠存儲裝置中實現各種多媒體功能， 每一 DRAM裝置必須彼此獨立構成以便執列其獨特功能。當DRAM裝置經 彼此獨立構成時，難以基於存取次數在存儲裝置之間分配恰當的內存數量。結果，對整個存儲裝置的密度的利用率降低。作為參考，在共同擁有的同在申請中的申請案，即，韓國申請案第2006-0032948號(申請於2006年4月11日，標題為"MULTI-PORT MEMORY DEVICE WITH SERIAL INPUT/OUTPUT INTERFACE")及作為韓國申請案 第2006-0032948的優先權申請的韓國申請案第2005-0090936號(申請於 2005年9月29日)，中提供詳細描述。所述申請案以引用方式併入本文中。圖2為根據韓國申請案第2006-0032948號所描述的多埠存儲裝置的 方塊圖。為便於闡釋，說明具有四個埠及八個存儲體的多埠存儲裝置。 特別地，假設多埠存儲裝置具有16位的數據幀且執列64位預取操作。多埠存儲裝置包括第一埠 PORT0至第四埠 PORT3、第一存儲體 BANK0至第八存儲體BANK7、第一全局輸入/輸出(I/0)數據總線GIO—OUT 及第二全局輸入/輸出(I/0)數據總線GIO—IN、第一存儲體控制邏輯單元 BCL0至第八存儲體控制邏輯單元BCL7,以及一鎖相環(PLL)101。位於核心的中心的第一埠 PORT0至第四埠 PORT3的每一個配置 於行方向中，且彼此獨立地執列與其自己的外部裝置的串行數據通信。第 一存儲體BANK0至第八存儲體BANK7基於第一埠 PORT0至第四埠 PORT3被分成上部存儲體BANK0至BANK3及下部存儲體BANK4至 BANK7,且配置於行方向中。第一全局I/O總線GIO一OUT在行方向中配置於上部存儲體BANK0至 BANK3與第 一埠 PORT0至第四埠 PORT3之間，且並行傳輸輸出數據。 第二全局I/O總線GIOJN在行方向中配置於下部存儲體BANK4至BANK7 與第 一埠 PORT0至第四埠 PORT3之間，且並行傳輸輸入數據。第一存儲體控制邏輯單元BCL0至第八存儲體控制邏輯單元BCL7控 制第一全局I/O總線GIO—OUT及第二全局I/O總線GIO—IN與第一存儲體 BANK0至第八存儲體BANK7之間的信號傳輸。PLL 101位於第二埠 PORT1與第三埠 PORT2之間且產生一內部時 鍾，該內部時鐘用於使得內部命令與施加至第一埠 PORT0至第四埠 PORT3的1/0數據同步。多埠存儲裝置可用作數字裝置的存儲裝置以用於高速處理大量數 據，因為多埠存儲裝置包括多個埠 PORT0至PORT3且每一埠可獨立 地執列其自己的操作。多埠存儲裝置通過從第 一埠 PORT0至第四埠 PORT3接收輸入 的並行數據而產生地址及內部命令。另外，多埠存儲裝置基於預定協議(亦 即，數據幀)來辨識輸入的並行數據為地址/內部命令還是數據。圖3說明圖2中所示的多埠存儲裝置的數據幀格式。具體而言，圖 3A至圖3F分別說明基本數據幀格式、寫入命令幀格式、寫入數據幀格式、 讀取命令幀格式、讀取數據幀格式及命令幀格式。參看圖3B,寫入命令幀是自外部裝置輸入的20位串行化信號的一單 位(unit)。 20位串行化信號中的第18及第19位"PHY"對應於實質上不會 使用的物理鏈路編碼位，第17位"CMD"意指命令起始點，第16位"ACT" 指示內部活動(active)狀態，第15位"WT，，對應於內部寫入命令，且第14 位"PCG"指示內部非活動狀態。舉例而言，在正常寫入操作期間，第17 至第14位變成"1010"。在自動預充電寫入捧作期間，第17至第14位變 成"1011"。第13至第10位"UDM，，用作在四個時鐘內施加的寫入數據的 高字節寫入數據屏蔽信號，第9至第6位"BANK"意指在寫入操作期間的 存儲體信息，且第5至第0位"COLUMNADDRESS"意指列地址。參看圖3C,寫入數據幀的第18及第19位"PHY"對應於實質上不會
使用的物理鏈路編碼位，第17位"CMD"意指命令起始點，第16位"LDM" 用作寫入數據的低字節寫入數據屏蔽信號，第15位至第8位"UPPER BYTE" 及第7位至第0位"LOWER BYTE"中的每一個分別意指寫入數據的高字 節及低字節。此處，若正常施加寫入數據，則第17位"CMD"變成邏輯低 電平"0"。參考圖3D,讀取命令幀的第18及第19位"PHY"對應於實質上不 會使用的物理鏈路編碼位，第17位"CMD"意指命令起始點，第16位"ACT" 指示內部活動狀態，第15位"WT"對應於內部寫入命令，第14位"PCG" 指示內部非活動狀態且第13位"RD"指示讀取命令。對於正常讀取操作而 言，第17至第13位變成"10001"。在自動預充電讀取操作期間，第17至 第13位變成"10011"。同時，讀取命令幀的第12位"ESC"指示命令擴展位。舉例而言，若 第17位"CMD"為邏輯高電平'T，，第14位"PCG"為邏輯高電平"1", 且第13位"RD"為邏輯高電平'T'，則所有存儲體均執列預充電操作。亦 即，通過使用命令擴展位"ESC"及其它命令位來執列所有存儲體的預充電 操作或自動再新操作，因為不存在代表"PRECHARGEALL"位的命令。當設定第13位"RD"時，讀取命令幀的第11位"ABNK"指示存儲 體活動位設定。第9至第6位"BANK"意指讀取操作期間的存儲體信息， 且第5至第0位"COLUMNADDRESS"意指列地址。參看圖3E，讀取數據幀的第18及第19位"PHY"對應於實質上不會 使用的物理鏈路編碼位，且第15至第8位"UPPER BYTE"及第7至第0 位"LOWERBYTE"中的每一個分別意謂讀取數據的高字節及低字節。使用以上數據幀的多埠存儲裝置經由第一全局I/O數據總線 GIO—OUT及第二全局I/O數據總線GIO一IN接收並傳輸來自存儲單元的並 行數據。此處，因為第一全局I/0數據總線G10—OUT及第二全局I/0數據 總線GIO—IN具有大量線，所以第一存儲體控制邏輯單元BCL0至第八存儲 體控制邏輯單元BLC7共享第一全局1/0數據總線GI0—OUT及第二全局I/O 數據總線GIO一IN。多埠存儲裝置基於並行數據產生命令及地址。常規DRAM裝置解碼 從命令管腳輸入的命令，且將經解碼命令傳輸至存儲體。另一方面，用於同時執列各種操作的多埠存儲裝置需要不同於常規DRAM裝置的方法的
新方法來產生命令及地址。 發明內容因此，本發明的一目的是提供一種用於同時產生每一存儲體控制邏輯 單元的內部命令的多埠存儲裝置。因此，本發明的另一目的是提供一種用於同時施加並行數據至每一存 儲體控制邏輯單元的多埠存儲裝置。根據本發明的一個方面，提供一種多埠存儲裝置，其具有多個埠、 多個存儲體及多個存儲體控制器，其中所有存儲體控制器共享所有埠 ，該裝置包括 一鎖相環(PLL)單元，其用於產生一內部時鐘信號； 一提供於 每一存儲體控制器中的延遲單元，其用於通過延遲該內部時鐘信號而產生 第一延遲時鐘信號及第二延遲時鐘信號； 一供於每一存儲體控制器中的串 行化器，其用於響應於第一延遲時鐘信號而從所有埠接收多個並行數據 且使該並行數據適合對應數據幀；及一提供於每一存儲體控制器中的命令 解碼器，其用於響應於第二延遲時鐘信號而解碼該串行化器的輸出數據以 產生命令信號。根據本發明的又一方面，提供一種多埠存儲裝置，該多埠存儲裝 置包括多個埠，其用於執列與外部裝置的串行輸入/輸出(I/0)通信；多 個存儲體，其用於經由多個全局1/0線執列與所述埠的並行I/0通信；多 個存儲體控制器，其每一個對應於所述存儲體的每一個，該多個存儲體控 制器用於共享多個全局1/0線且控制埠與存儲體之間的並行I/0通信；及 一鎖相環(PLL)單元，其用於產生 一 內部時鐘信號且同時將內部時鐘信號傳 輸至存儲體控制器，其中存儲體控制器的每一個包括一命令信號產生單元， 其用於響應於內部時鐘信號而產生命令信號。


圖1為常規的單埠存儲裝置的方塊圖；圖2為根據韓國申請案第2006-0032948號所描述的多埠存儲裝置的 方塊圖；圖3A-圖3F說明圖2中所示的多埠存儲裝置的數據幀； 圖4為根據本發明的實施例的多埠存儲裝置的方塊圖5為圖4中所示的多埠存儲裝置的第一存儲體控制邏輯單元中所提供的第一命令信號產生單元的方塊圖；圖6為圖5中所示的第一命令信號產生單元的串行化器的電路圖； 圖7為圖5中所示的第一命令信號產生單元的命令解碼器的電路圖；且圖8為示出圖5中所示的第一命令信號產生單元的操作的時序圖。主要組件符號說明 101鎖相環 301第一中繼器 303第二中繼器 601第一延遲線 603第二延遲線 605串行化器 605串行化器 607命令解碼器 607命令解碼器 701傳輸單元 703鎖存單元 705多路復用單元 ACTP活動命令信號 AND1第一與門 AND2第二與門 AND3第三與門 AND4第四與門 AND5第五與門 AND6第六與門 B_RXT<0:17〉輸出數據 B—RXT第12位 B—RXT第13位 B RXT第15位B—RXT第16位 B—RXT第17位 BANK0第一存儲體 BANK1第二存儲體 BANK2第三存儲體 BANK3第四存儲體 BANK4第五存儲體 BANK5第六存儲體 BANK6第七存儲體 BANK7第八存儲體 BCLO第一存儲體控制邏輯單元 BCL1第二存儲體控制邏輯單元 BCL2第三存儲體控制邏輯單元 BCL3第四存儲體控制邏輯單元 BCL4第五存儲體控制邏輯單元 BCL5第六存儲體控制邏輯單元 BCL6第七存儲體控制邏輯單元 BCL7第八存儲體控制邏輯單元 BCLK第一延遲時鐘信號 BK一SELECT存儲體選擇信號 CASPRD讀取命令信號 CAS預讀取命令信號 CCLK第二延遲時鐘信號 ECASPWT寫入命令信號 GCLK—01第一副全局時鐘信號 GCLK—23第二副全局時鐘信號 GCLK_45第三副全局時鐘信號 GCLK—67第四副全局時鐘信號 GCLKB全局時鐘條狀信號 GCLK全局時鐘條狀信號 GIO—IN第二全局I/O總線 GIO—OUT第一全局I/O總線IGO第一命令信號產生單元INV1第一反相器INV2第二反相器INV3第三反相器INV4第四反相器INV5第五反相器INV6第六反相器INV7第七反相器INV8第一反相器INV9第二反相器NOR1第一 NOR門NOR2第二NOR門PACT預活動命令信號PLL鎖相環PORTO第一埠PORT1第二埠PORT2第三埠PORT3第四埠PROTi_RX並行數據PRD預寫入命令信號具體實施方式
下文中，將參看附圖詳細描述根據本發明的示例性實施例的多埠存 儲裝置。圖4為根據本發明的實施例的多埠存儲裝置的方塊圖。 本發明延遲一時鐘信號，其用於對由PLL產生且自第一埠 PORTO 至第四埠 PORT3的每一個輸出的並行數據的輸入/輸出計時，且在施加所 有並行數據之後產生命令信號。此處，由於負載差異，並行數據的施加伴 有時滯。如圖4中所示，因為自PLL輸出的全局時鐘條狀(bar)信號GCLKB傳 輸至多埠存儲裝置的所有組成部分，所以全局時鐘條狀信號GCLKB具有 大的負載時間，進而在每一存儲體處發生時間滯後(skew)。為了最小化每一 存儲體處的時間滯後，本發明的多埠存儲裝置包括一位於第 一埠 PORTO與第二埠 PORT1之間的第一中繼器(repeater)301及一位於第三端 口 PORT2與第四埠 PORT3之間的第二中繼器303,每一中繼器用於中繼 自PLL輸出的全局時鐘條狀信號GCLKB。第一中繼器301自PLL接收全局時鐘條狀信號GCLKB以產生第一副 全局(sub-global)時鐘信號GCLK一01及第二副全局時鐘信號GCLK—23。第 一副全局時鐘信號GCLK—01輸入至第一存儲體控制邏輯單元BCLO及第二 存儲體控制邏輯單元BCL1作為內部時鐘信號，且第二副全局時鐘信號 GCLK—23輸入至第三存儲體控制邏輯單元BCL2及第四存儲體控制邏輯單 元BCL3作為內部時鐘信號。第二中繼器303接收全局時鐘條狀信號GCLKB以產生第三副全局時 鍾信號GCLK一45及第四副全局時鐘信號GCLK一67。第三副全局時鐘信號 gclk—45輸入至第五存儲體控制邏輯單元BCL4及第六存儲體控制邏輯單 元BCL5作為內部時鐘信號，且第四副全局時鐘信號GCLK_67輸入至第七 存儲體控制邏輯單元BCL6及第八存儲體控制邏輯單元BCL7作為內部時鐘 信號。如以上所描述，第一中繼器301及第二中繼器303中繼全局時鐘條狀 信號gclkb且產生多個副全局時鐘信號，該多個副全局時鐘信號的每一個 用於同時輸入存儲體控制邏輯單元BCL0至BCL7的對應一個。結果，可移 除存儲體控制邏輯單元BCL0至BCL7之間的時間滯後，且因此，同時產生 每一存儲體控制邏輯單元BCL0至BCL7的命令信號。圖5為圖4中所示的多埠存儲裝置的第 一存儲體控制邏輯單元bcl0 中所提供的第一命令信號產生單元IG0的方塊圖。第二存儲體控制邏輯單 元BCL1至第八存儲體控制邏輯單元BCL7中所提供的其它命令信號產生單 元具有與第一存儲體控制邏輯單元BCLO中所提供的第一命令信號產生單 元IGO的結構大體上相同的結構。第一命令信號產生單元igo包括第一延遲單元601及第二延遲單元 603、串行化器605及命令解碼器607。第一延遲單元601將全局時鐘條狀信號GCLKB延遲一預定時間以產 生第一延遲時鐘信號BCLK。第二延遲單元603將第一延遲時鐘信號BCLK 延遲一預定時間以產生第二延遲時鐘信號CCLK。串行化器605響應於第一 延遲時鐘信號BCLK而自第一埠 PORTO至第四埠 PORT3接收多個並 行數據PORTi_RX(i為對應於埠編號的正整數)以使並行數據適合 對應的數據幀。此處，串行化器605可由觸發器建構。命令解碼器607響 應於第二延遲時鐘信號CCLK而解碼自串行化器605輸出的輸出數據 B—RXTO:17〉以產生諸如活動命令信號ACTP、讀取命令信號CASPRD及 寫入命令信號ECASPWT的命令信號。如以上所描述，本發明中繼全局時鐘條狀信號GCLKB以進而根據存 儲體控制邏輯單元BCL0至BCL7產生具有不同延遲時間的副全局時鐘信號 GCLK—01至GCLK—67。結果，所有存儲體控制邏輯單元BCL0至BCL7響 應於其自己的副全局時鐘信號而自第一埠 PORT0至第四埠 PORT3接 收並行lt據PORTi—RX。另外，每一存儲體控制邏輯單元BCL0至BCL7的命令信號產生單元及通過延遲第一延遲時鐘信號BCLK所產生的第二延遲時鐘信號CCLK。 此處，通過延遲全局時鐘條狀信號GCLKB直至已施加所有並行數據 PORTi—RX,產生第一延遲時鐘信號BCLK。因此，施加並行數據 PORTi—RXO:17〉且響應於第一延遲時鐘信號BCLK將其作為輸出數據 B—RXTO:17〉而輸出，且響應於第二延遲時鐘信號CCLK而產生命令信號。因此，在本發明中，雖然由於存儲體控制邏輯單元BCL0至BCL7之 間的負載差異，並行數據POR丁LRX〈0:17〉的施加伴有時滯，但是在施加所 有並行數據PORTi—RX之後同時產生命令信號。圖6為圖5中所示的第一命令信號產生單元的串行化器605的電路圖。串行化器605包括傳輸單元701、鎖存單元703、多路復用單元705, 以及第一反相器INV8及第二反相器INV9。多路復用單元705響應於存儲體選擇信號BK—SELECT而從第一埠 PORT0至第四埠 PORT3選擇多個並行數據PORTi_RX的一個，且 使選定的並行數據PORT—RXO:17〉適合對應的數據幀。第一反相器INV8 使第一延遲時鐘信號BCLK反相。傳輸單元701響應於第一反相器INV8 的輸出而傳輸選定的並行數據PORT—RX。鎖存單元703鎖存傳輸單
元701的輸出。第二反相器INV9使鎖存單元703的輸出反相以輸出輸出數 據B一RXT〈0:17〉。
圖7為圖5中所示的第一命令信號產生單元的命令解碼器607的電路圖。
命令解碼器607包括第一與(AND)門AND1至第六與門AND6、第一反 相器INV1至第七反相器INV7,以及第一或非(NOR)門N0R1及第二或非 門N0R2。
第一與門AND1對輸出數據B—RXTO:17〉的第17位B_RXT<17〉 "CMD"及第16位B—RXT "ACT"執列AND運算。第一反相器INV1 使第一與門AND1的輸出反相以輸出預活動(pre-active)命令信號PACT。第 二與門AND2對預活動命令信號PACT及自第二延遲單元603輸出的第二 延遲時鐘信號CCLK執列AND運算。第二反相器INV2使第二與門AND2 的輸出反相以輸出活動命令信號ACTP。
第三反相器INV3使輸出數據B—RXTO:17〉的第16位B_RXT<16〉 "ACT"反相。第三與門AND3對第三反相器INV3的輸出及輸出數據 B—RXT〈0:17〉的第17位8_100^ "CMD"執列AND運算，進而輸出預 讀取命令信號CAS。第四反相器INV4使輸出數據B—RXTO:17〉的第15位 B—RXT "WT"反相。第一或非門N0R1對第四反相器INV4的輸出及 預讀取命令信號CAS執列NOR運算。第四與門AND4對預讀取命令信號 CAS及第二延遲時鐘信號CCLK執列AND運算。第五反相器INV5使第四 與門AND4的輸出反相以輸出寫入命令信號ECASPWT。
第六反相器INV6使輸出數據B—RXTO:17〉的第12位B—RXT "ESC"反相。第五與門AND5對輸出數據B—RXTO:17〉的第13位 B—RXT "RD"以及第四反相器INV4及第六反相器INV6的輸出執列 AND運算。第二或非門NOR2對第五與門AND5的輸出及預讀取命令信號 CAS執列NOR運算，進而輸出預寫入命令信號PRD。第六與門AND6對 預讀取命令信號PRD及第二延遲時鐘信號CCLK執列AND運算。第七反 相器INV7使第六與門AND6的輸出反相以輸出讀取命令信號CASPRD。
圖8為示出圖5中所示的第一命令信號產生單元的操作的時序圖。
每一埠 PORT0至PORT3經由第二全局I/O總線GIOJN將並行數據 PORTi—RXO:17M專輸至每一存儲體控制邏輯單元BCLO至BCL7。(參看①)。
此時，由於存儲體控制邏輯單元BCL0至BCL7之間的負載差異，並行數據 PORTi—RX的施加伴隨有時滯(參看②及③)。本發明包括第一中繼器 301及第二中繼器303,其用於中繼全局時鐘條狀信號GCLKB且根據存儲
號GCLK—01至第四副全局時鐘信號GCLK_67。因此，所有存儲體控制邏 輯單元BCL0至BCL7響應於其自己的副全局時鐘信號而從第一埠 PORT0至第四埠 PORT3接收並行數據PORTi—RX。結果，可減少 由於存儲體控制邏輯單元BCL0至BCL7之間的第二全局I/O總線GIO—IN
的負載差異的時滯。
此外，每一存儲體控制邏輯單元BCL0至BCL7的命令信號產生單元 延遲全局時鐘條狀信號GCLKB以產生第二延遲時鐘信號CCLK,且響應於 第二延遲時鐘信號CCLK而產生內部命令信號，以使得在施加輸入至所有
所述內部命令信號。因此，每一存儲體控制邏輯單元BCL0至BCL7的命令 信號產生單元同時產生內部命令信號(參看④)。
如以上所描述，根據本發明，多埠存儲裝置通過同時輸入來自PLL 的全局時鐘條狀信號GCLKB至每一存儲體控制邏輯單元BCL0至BCL7而 產生內部命令。在同時輸入全局時鐘條狀信號GCLKB之後，每一存儲體控
定時間且響應於該延遲時鐘信號而產生內部時鐘信號，以便在施加輸入至 所有存儲體控制邏輯單元BCL0至BCL7的並行數據PORTi一RX〈0:17〉之後 產生所述內部命令信號。結果，本發明的每一存儲體控制邏輯單元BCLO 至BCL7可同時產生內部命令信號。
另外，根據本發明的多埠存儲裝置可容易地設定命令信號的產生點，
且在DRAM核心(亦即，tCK)中具有良好的時鐘時間效能，因為在命令信號 的產生點處命令信號的變化很小。
本申請案含有與韓國專利申請案第2006-91628號(於2006年9月21曰 在韓國知識產權局申請)相關的主體，其全部內容以引用方式併入本文中。
雖然已參看特定優選實施例描述本發明，但是本領域技術人員應明白， 可在不偏離如以下權利要求中所界定的本發明的精神及範疇情況下做出各 種改變及修改。
權利要求
1.一種多埠存儲裝置，其包括多個埠、多個存儲體及多個存儲體控制器，其中所有所述存儲體控制器共享所有所述埠，該裝置包含一鎖相環(PLL)單元，其用於產生一內部時鐘信號；一提供於每一存儲體控制器中的延遲單元，其用於通過延遲該內部時鐘信號而產生第一延遲時鐘信號及第二延遲時鐘信號；一提供於每一存儲體控制器中的串行化器，其用於響應於該第一延遲時鐘信號而從所有所述埠接收多個並行數據；及一提供於每一存儲體控制器中的命令解碼器，其用於響應於該第二延遲時鐘信號而解碼該串行化器的輸出數據以產生命令信號。
2. 如權利要求1所述的多埠存儲裝置，其中該第一延遲時鐘信號及 該第二延遲時鐘信號包括與 一延遲時間相關的信息，而來自所有所述埠 的該多個並行數據被施加至所述存儲體控制器。
3. 如權利要求1所述的多埠存儲裝置，其中該PLL單元包括用於將 該內部時鐘信號同時傳輸至所述存儲體控制器的中繼器。
4. 如權利要求1所述的多埠存儲裝置，其中該延遲單元包括第 一延遲單元，其用於將該內部時鐘信號延遲一預定時間以產生該第 一延遲時鐘信號；及第二延遲單元，其用於將該第 一延遲時鐘信號延遲一預定時間以產生 該第二延遲時鐘信號。
5. 如權利要求4所述的多埠存儲裝置，其中該第一延遲單元及該第 二延遲單元中的每一個包括多個反相器。
6. 如權利要求1所述的多埠存儲裝置，其中該串行化器包括一觸發器。
7. 如權利要求1所述的多埠存儲裝置，其中該串行化器包括 一多路復用單元，其用於響應於一存儲體選擇信號而選擇來自所有所述埠的該多個並行數據中的一個且使該選定的並行數據適合對應的數據 幀；一反相器，其用於使該第一延遲時鐘信號反相；一傳輸單元，其用於響應於該反相器的一輸出而傳輸該選定的並行數 據；及一鎖存單元，其用於鎖存該傳輸單元的一輸出。
8. 如權利要求1所述的多埠存儲裝置，其中該命令解碼器包括第一信號產生單元，其用於接收該串行化器的該輸出數據的一命令位及一活動命令位以產生 一活動命令信號；第二信號產生單元，其用於接收該串行化器的該輸出數據的該命令位、該活動命令位及一寫入命令位以產生一寫入命令信號；及第三信號產生單元，其用於接收該串行化器的該輸出數據的該寫入命令位、 一讀取命令位及一命令擴展位以產生一讀取命令信號；其中該第二延遲時鐘信號被輸入至該第一信號產生單元至該第三信號產生單元。
9. 如權利要求8所述的多埠存儲裝置，其中該第一信號產生單元包括第一與(AND)門，其用於對該命令位及該活動命令位執列一與運算； 第 一反相器，其用於使該第 一與門的一輸出反相以輸出 一預活動命令信號；第二與門，其用於對該預活動命令信號及該第二延遲時鐘信號執列一 AND運算；及第二反相器，其用於使該第二與門的 一輸出反相以輸出該活動命令信—，
10. 如權利要求.9所述的多埠存儲裝置，其中該第二信號產生單元包括第三反相器，其用於使該活動命令位反相；第三與門，其用於對該第三反相器的一輸出及該命令位執列 一與運算 且輸出一預讀取命令信號；第四反相器，其用於使該寫入命令位反相；第一 "或非，，(NOR)門，其用於對該第四反相器的一輸出及該預讀取命 令信號執列一或非運算；第四與門，其用於對該預讀取命令信號及該第二延遲時鐘信號執列一與運算；及第五反相器，其用於使該第四與門的 一輸出反相以輸出該寫入命令信
11. 如權利要求10所述的多埠存儲裝置，其中該第三信號產生單元包括第六反相器，其用於使該命令擴展位反相；第五與門，其用於對一讀取命令以及該第四反相器及該第六反相器的 輸出執列一與運算；第二或非門，其用於對該第五與門的一輸出及該預讀取命令信號執列 一或非運算且輸出一預寫入命令信號；第六與門，其用於對該預讀取命令信號及該第二延遲時鐘信號執列一 與運算；及第七反相器，其用於使該第六與門的 一輸出反相以輸出該讀取命令信
12. —種多埠存儲裝置，其包含多個埠 ，其用於執列與外部裝置的 一 串行輸入/輸出(1/0)通信； 多個存儲體，其用於經由多個全局1/0線執列與所述埠的一併行I/0通信；多個存儲體控制器，其每一個對應於所述存儲體的每一個，該多個存 儲體控制器用於共享該多個全局I/O線且控制所述埠與所述存儲體之間 的該並行I/0通信；及一鎖相環(PLL)單元，其用於產生一內部時鐘信號且將該內部時鐘信號 同時傳輸至所述存儲體控制器，其中所述存儲體控制器的每一個包括一命令信號產生單元，其用於響 應於該內部時鐘信號而同時產生命令信號。
13. 如權利要求12所述的多埠存儲裝置，其中該PLL單元包括用於 將該內部時鐘信號同時傳輸至所述存儲體控制器的中繼器。
14. 如權利要求12所述的多埠存儲裝置，其中該命令信號產生單元包括一延遲單元，其用於通過延遲該內部時鐘信號而產生第一延遲時鐘信 號及第二延遲時鐘信號；一串行化器，其響應於該第 一延遲時鐘信號用於從所有所述埠接收 多個並行數據；及一命令解碼器，其用於響應於該第二延遲時鐘信號而解碼該串行化器 的輸出數據以產生所述命令信號。
15. 如權利要求14所述的多埠存儲裝置，其中該第一延遲時鐘信號及該第二延遲時鐘信號包括與 一延遲時間相關的信號，而來自所有所述端 口的該多個並行數據被施加至所述存儲體控制器。
16. 如權利要求14所述的多埠存儲裝置，其中該延遲單元包括第 一延遲單元，其用於將該內部時鐘信號延遲一預定時間以產生該第 一延遲時鐘信號；及第二延遲單元，其用於將該第一延遲時鐘信號延遲一預定時間以產生 該第二延遲時鐘信號。
17. 如權利要求16所述的多埠存儲裝置，其中該第一延遲單元及該 第二延遲單元中的每一個包括多個反相器。
18. 如權利要求14所述的多埠存儲裝置，其中該串行化器包括一觸 發器。
19. 如權利要求14所述的多埠存儲裝置，其中該串行化器包括 一多路復用單元，其用於響應於 一存儲體選擇信號而選擇來自所有所述埠的該多個並行數據中的一個且使該選定的並行數據適合對應的數據 幀；一反相器，其用於使該第一延遲時鐘信號反相； 一傳輸單元，其用於響應於該反相器的一輸出而傳輸該選定的並行數 據；及一鎖存單元，其用於鎖存該傳輸單元的一輸出。
20. 如權利要求14所述的多埠存儲裝置，其中該命令解碼器包括 第一信號產生單元，其用於接收該串行化器的該輸出數據的一命令位及一 活動命令位以產生 一 活動命令信號；第二信號產生單元，其用於接收該串行化器的該輸出數據的該命令位、該活動命令位及一寫入命令位以產生一寫入命令信號；及第三信號產生單元，其用於接收該串行化器的該輸出數據的該寫入命令位、 一讀取命令位及一命令擴展位以產生一讀取命令信號，其中該第二延遲時鐘信號被輸入到該第一信號產生單元至該第三信號產生單元。
21. 如權利要求20所述的多埠存儲裝置，其中該第一信號產生單元 包括第 一與門，其用於對該命令位及該活動命令位執列 一與運算；第 一反相器，其用於使該第 一與門的一輸出反相以輸出 一預活動命令信號；第二與門，其用於對該預活動命令信號及該第二延遲時鐘信號執列一 與運算；及第二反相器，其用於使該第二與門的 一輸出反相以輸出該活動命令信號。
22. 如權利要求21所述的多埠存儲裝置，其中該第二信號產生單元 包括第三反相器，其用於使該活動命令位反相；第三與門，其用於對該第三反相器的一輸出及該命令位執列一與運算 且輸出 一預讀取命令信號；第四反相器，其用於使該寫入命令位反相；第一或非門，其用於對該第四反相器的一輸出及該預讀取命令信號執 列一或非運算；第四與門，其用於對該預讀取命令信號及該第二延遲時鐘信號執列一 與運算；及第五反相器，其用於使該第四與門的 一輸出反相以輸出該寫入命令信
23. 如權利要求22所述的多埠存儲裝置，其中該第三信號產生單元 包括第六反相器，其用於使該命令擴展位反相；第五與門，其用於對一讀取命令以及該第四反相器及該第六反相器的輸出執列一與運算；第二或非門，其用於對該第五與門的 一輸出及該預讀取命令信號執列 一或非運算且輸出一預寫入命令信號；第六與門，其用於對該預讀取命令信號及該第二延遲時鐘信號執列一 與運算；及第七反相器，其用於使該第六與門的 一輸出反相以輸出該讀取命令信
全文摘要
本發明提供一種多埠存儲裝置，其包括多個埠、多個存儲體(bank)及多個存儲體控制器，其中所有所述存儲體控制器共享所有所述埠，該裝置包括一鎖相環(PLL)單元，其用於產生一內部時鐘信號；一提供於每一存儲體控制器中的延遲單元，其用於通過延遲該內部時鐘信號而產生第一延遲時鐘信號及第二延遲時鐘信號；一提供於每一存儲體控制器中的串行化器，其用於響應於第一延遲時鐘信號而從所有所述埠接收多個並行數據且使該並行數據適合對應的數據幀；及一提供於每一存儲體控制器中的命令解碼器，其用於響應於第二延遲時鐘信號而解碼該串行化器的輸出數據以產生命令信號。
文檔編號G11C7/10GK101149960SQ20071010286
公開日2008年3月26日 申請日期2007年5月11日 優先權日2006年9月21日
發明者晃 許, 金載鎰 申請人:海力士半導體有限公司