具有多個保持器的存儲器電路的製作方法
2023-09-16 09:36:10 2
專利名稱：具有多個保持器的存儲器電路的製作方法
技術領域：
本公 開涉及半導體電路領域，且特別涉及具有多個保持器的存儲器電路。
背景技術：
存儲器電路已被使用在各種應用當中。一般而言，存儲器電路包括動態隨機存取存儲器(DRAM)電路、靜態隨機存取存儲器(SRAM)電路及非易失性存儲器電路。靜態隨機存取存儲器電路包含多個存儲器單元。傳統的六電晶體靜態隨機存取存儲器電路具備存儲器單元陣列，其中每一個存儲器單元有六個電晶體。六電晶體靜態隨機存取存儲器的存儲器單元與位線BL、反相位線BLB以及字線WL耦合。六個電晶體當中的四個構成兩個交叉耦合反相器以存儲表示成「0」或「1」的數據項。其餘的兩個電晶體當作存取電晶體來控制存在存儲器單元內數據項的存取。
發明內容
本發明的目的在於克服現有技術中的缺陷。本發明公開具有多個保持器的存儲器電路。依據本發明一實施例公開的一種存儲器電路，包括一第一存儲器陣列組，以列的形式排列；一第一保持器組，每個該第一保持器與該第一存儲器陣列組中相對應的一第一存儲器陣列電耦合；以及一第一限流器，電耦合於該第一保持器組並由該第一保持器組共享。依據本發明另一實施例公開的一種存儲器電路，包括一第一限流器，其中該第一限流器包括一第一電晶體；一第一存儲器陣列組，以列的形式排列；以及一第一保持器組， 每個該第一保持器與該第一存儲器陣列組中相對應的一第一存儲器陣列電耦合，該第一保持器組與該第一限流器電耦合，其中至少一組的該第一保持器組中每個該第一保持器包括至少一個第二電晶體；以及一邏輯門，其中該邏輯門的輸出端與所述至少一個第二電晶體的柵極電耦合，並且至少一個該邏輯門的輸入端與所述至少一個第二電晶體的至少一個漏極電耦合。依據本發明又一實施例公開的一種存儲器電路，包括一第一限流器，被設置為在感測期間控制流經該第一限流器的第一電流，其中該第一限流器包括一第一電晶體；一第一存儲器陣列組，以列的形式排列，其中該第一存儲器陣列組中每個該第一存儲器陣列包含至少一個具有讀埠的存儲器單元，假若在感測期間該讀埠為啟動且壓降跨在該讀埠上，則該讀埠被設置為允許第一電流流經該讀埠 ；一第一保持器組，每個該第一保持器與該第一存儲器陣列組中相對應的一第一存儲器陣列電耦合，其中至少一組的該第一保持器組中每個該第一保持器包括至少一個第二電晶體，其中所述至少一個第二電晶體的至少一個源極端與該第一限流器耦合；以及一邏輯門，其中該邏輯門的輸出端與所述至少一個第二電晶體的柵極電耦合，並且至少一個該邏輯門的輸入端與所述至少一個第二電晶體的至少一個漏極電耦合。本發明可縮減存儲器電路的面積。
圖1所示為一示範存儲器電路，包含一個與多個保持器耦合的限流器。圖2所示為另一示範存儲器電路，包含一個與多個第一種示範保持器耦合的限流器。圖3所示為另一示範存儲器電路，包含一個與多個第二種示範保持器耦合的限流器。圖4所示為一示範存儲器電路，包含一個與多個第三種示範保持器耦合的限流器。圖5所示為一示範存儲器電路，包含一個與多個第四種示範保持器耦合的限流器。圖6所示為另一存儲器電路，具有一個被二列保持器共享的限流器。圖7所示為另一存儲器電路，具有二個有各自對應保持器行列的限流器。圖8所示為一包含示範存儲器電路的系統。其中，附圖標記說明如下100 存儲器電路；IOla IOld 存儲器陣列；103a 103d 保持器；105a 105b 存儲器單元；107、109、121a、121b 電晶體；IlOa 限流器；120a 120b 非門；130a 130b 與非門；131a 131b、133a 133b 電晶體；140a 140b 非門；141a 141b 電晶體；150a 150b 與非門；151a 151b、153a 153b 電晶體；200 存儲器電路；201a 201d、211a 211d 存儲器陣列；203a 203d、213a 213d 保持器；210a 限流器；300 存儲器電路；301a 301d、311a 311d 存儲器陣列；303a 303d、313a 313d 保持器；310a 310b 限流器；800 電子系統；801 存儲器電路；810 處理器；
ml m4 電晶體；BL 位線；BLB 位線杆；WLl WL2 字線；Nl N3:節點。
具體實施例方式本發明的公開數據通過閱讀下列細節說明配合對應圖示能更加了解。須強調的是，依照工業標準作法，各種不同的特徵未按照比例繪製，並只用作說明用途。事實上，各種不同特徵的數目和尺寸可任意增加或減少以便於討論的明確。一般而言，靜態隨機存取存儲器電路具有多個存儲器陣列以及多個保持器。這些存儲器陣列和保持器交錯配置在靜態隨機存取存儲器電路的一列中。每個保持器有一個與反相器電耦合的長溝道電晶體。此長溝道電晶體的溝道長度基本上大於核心電晶體的溝道長度。因為每個保持器皆有長溝道電晶體，靜態隨機存取存儲器電路的大面積被用來容納這些保持器的長溝道電晶體。據了解，以下公開提供很多不同的實施例或例子以便於執行應用的不同特色。組成元件與布置的具體例子在下列敘述以簡化目前的公開。當然這些僅僅是例子而且不擬限制。另外，此公開可能在不同例子中重複參考數字和/或字母。這種重複是為了簡單明了而非用於指定不同實施例和/或討論的構造之間的關係。除此之外，關於此公開，當述及特徵的結構加在其他特徵上、連接至其他特徵和/或耦合至其他特徵時，可包括特徵直接接觸的實施例，也可包括外加特徵被插入原有特徵中的實施例，使得特徵可能不是直接接觸。另外，空間相關的措辭，例如「下面的」、「上面的」、「水平的」、「垂直的」、「在.· ·之上」、 「在...之下」、「上」、「下」、「頂端」、「底端」等等，以及由此的延伸(例如「水平地」、「向下地」、「向下地」等等)皆是為了容易敘述此公開中特徵間的關係。這些空間相關的措辭旨在含括裝置所具特徵的不同方向。圖1為示範存儲器電路的表示圖，此存儲器電路包含一個與多個保持器耦合的限流器。圖1中，存儲器電路100可包括多個存儲器陣列，如存儲器陣列lOla-lOld，以及多個保持器，如保持器103a-103d。在一些實施例中，存儲器電路100可為靜態隨機存取存儲器電路，例如單埠感測靜態隨機存取存儲器電路或多埠靜態隨機存取存儲器電路；存儲器電路100也可為嵌式靜態隨機存取存儲器電路，例如單埠感測嵌式靜態隨機存取存儲器電路或多埠嵌式靜態隨機存取存儲器電路；存儲器電路100也可為其他種類的存儲器電路。須注意圖1中存儲器陣列和保持器的數目只是舉例。在一些實施例中，可以 加入更多存儲器陣列和/或保持器。在一些實施例中，每個保持器103a-103d可與存儲器陣列IOla-IOld中相對應的一存儲器陣列電耦合。存儲器電路100可包含至少一個限流器，如限流器110a。限流器 IlOa可與保持器103a-103d電耦合併且由保持器103a-103d共享。在一些實施例中，限流器IlOa可電耦合於提供電源電壓的電源線之間，例如提供Vdd與Vss (未在圖中表示)的電源線之間或Vdd電源線與接地線(未在圖中表示)之間。在一些實施例中，限流器IlOa可被設置為控制和/或限制在感測數據項期間所流經限流器IlOa的電流，而此數據項存儲於存儲器陣列IOla-IOld其中一個的存儲器單元 (未在圖中表示)。在此感測期間，假如存儲器單元的讀埠被啟動且壓降跨在讀埠上， 另一電流可流經存儲器單元的讀埠，而此讀埠電流與限流器1 IOa的電流競爭。由於此電流競爭，存儲於存儲器單元內的數據項可被感測和/或被輸出至接下來的感測。據發現， 限流器IlOa可由保持器103a-103d共享，以分別感測存儲於存儲器陣列IOla-IOld中對應存儲器陣列的數據。由於保持器103a-103d有小溝道電晶體，保持器103a-103d的面積被縮小。因此，存儲器電路100用來容納保持器103a-103d的面積也可被縮減。圖2為示範存儲器電路的表示圖，此存儲器電路包括與多個第一種示範保持器耦合的限流器。在圖2中，每個存儲器陣列IOla-IOlb可包含至少一個存儲器單元，例如存儲器單元105a-105b，分別對應 至存儲器陣列lOla-lOlb。對於使用八電晶體靜態隨機存取存儲器的存儲器單元，每個存儲器陣列IOla-IOlb可包含多條字線如WLl和WL2，以及多條位線BL和反相位線BLB。每個存儲器單元105a-105b可電耦合於位線BL、反相位線BLB、字線 WLl和WL2、提供電壓的第一電源線例如Vdd以及提供電壓的第二電源線如Vss或接地線。須注意的是，雖然存儲器陣列IOla只畫出一個存儲器單元105a，其他沒有畫出的存儲器單元 (未在圖中表示)也可與存儲器陣列IOla的字線WLl和WL2、位線BL以及反相位線BLB耦合。在一些實施例中，每個存儲器陣列IOla-IOlb可以有8、16、32、64、128甚至更多列數， 只要字寬度內能容納即可。在其他實施例中，字線WLl和/或WL2可被配置成與位線BL正交。而另一些實施例可提供字線WLl和WL2、位線BL與反相位線BLB的其他配置。參照圖2，存儲器單元105a可包含以兩個交叉閂鎖反相器(未標記)形成的正反器，用來存儲存儲器單元105a的數據項。電晶體Hi1和m2的柵極可與字線WLl電耦合。電晶體Hi1和m2可作為兩個通路電晶體、存取電晶體或溝道柵。存儲器單元105a也可以包含讀埠(未標記)。在一些實施例中，讀埠可包含電晶體％和!114。電晶體m3的柵極可與字線WL2電耦合。電晶體m3的源極/漏極端可與保持器103a電耦合。電晶體m4的柵極可與交叉閂鎖反相器的N1節點電耦合。電晶體m3和m4可作為通路電晶體、存取電晶體或溝道柵。圖2所示的實施例中，電晶體m3和m4為N型金屬氧化物半導體(NMOS)電晶體。參照圖2，每個保持器103a_103b可包含至少一個電晶體，如電晶體121a_121b，並分別與對應邏輯門電耦合，例如電晶體121a與非門120a及電晶體121b與非門120b。在一些實施例中，每個非門120a-120b可被視為反相器。在將非門視為反相器這類實施例中， 每個電晶體121a-121b可為P型金屬氧化物半導體(PMOS)電晶體。在一些實施例中，非門 120a的輸入端N2可與電晶體120a的漏極端和電晶體m3的源極/漏極端電耦合。非門120a 的輸出端N3可與電晶體121a的柵極電耦合。在一些實施例中，每個電晶體121a和121b可為核心電晶體。「核心電晶體」表示電晶體由工藝技術製成以構成存儲器電路100。舉例來說，若工藝技術為40納米等級，則核心電晶體的溝道長度可大約為40納米。須注意此40 納米工藝技術只是舉例。在其他實施例中，工藝技術可比40納米等級大或小。在另一些實施例中，電晶體121a的溝道長度基本上可與存儲器單元105a中交叉閂鎖反相器的電晶體 (未在圖中畫出)溝道長度相同。參照圖2，限流器IlOa可包含至少一個電晶體，如電晶體107。在一些實施例中， 電晶體107可為P型金屬氧化物半導體電晶體。電晶體107的源極端可與提供電源電壓如 Vdd的電源線電耦合。電晶體107的漏極端可與保持器103a和103b電耦合。電晶體107的柵極可與提供電源電壓如Vss的電源線或接地線電耦合。電源電壓Vss或接地可在預充電期間和/或感測期間啟動電晶體107。在一些實施例中，電晶體107的溝道長度大於電晶體 121a的溝道長度。在其他實施例中，電晶體107可被視為長溝道電晶體。如前所述，保持器103a可包含電晶體121a，例如一核心電晶體，此電晶體的溝道長度比電晶體107的溝道長度小，且此電晶體被當作溝道柵使用。保持器103a的面積可比使用長溝道元件的傳統保持器小。須注意的是，限流器IlOa可被保持器103a-103b共享。 存儲器電路100的總面積可比使用傳統保持器的靜態隨機存取存儲器電路小。 以下敘述關於一個對非門120a輸入端N2預先充電的示範方法。在預充電期間， 至少一個與非門120a輸入端N2電耦合的預充電電晶體(未在圖中表示)可被啟動。此已啟動的預充電電晶體可將非門120a的輸入端N2電耦合至電源線，以便將非門120a的輸入端隊預充電至電源電壓如VDD。在預充電期間，電晶體m3關閉。此關閉的電晶體m3可將存儲器單元105a電氣隔離於保持器103a。如前所述，非門120a的輸入端N2可被預充電至電源電壓VDD。一旦非門120a輸入端隊的電壓升至預定電壓電平或電壓電源VDD，非門120a即可將電壓狀態反相至另一種電壓狀態，例如將非門120a輸入端N2上的高電壓狀態反相至非門120a輸出端N3上的低電壓狀態。此低電壓狀態如電壓電源Vss或接地可啟動電晶體121a。如前所述，在預充電期間電晶體107被啟動。已啟動的電晶體107可將電源電壓 Vdd耦合至電晶體121a的源極端。被啟動的電晶體121a可將電晶體121a源極端上的電源電壓Vdd耦合至非門120a的輸入端N2。因此非門120a輸入端N2的電壓電平可被保持在電源電壓VDD。以上所述與存儲器單元105a相關的預充電運作也可被應用至存儲器單元105b。以下敘述關於一個感測存儲於存儲器單元105a中數據項的示範方法。在一些實施例中，預充電電晶體(未在圖中表示)可在感測期間前被關閉。因為存儲於存儲器單元 105a的數據項有待存取，存儲器單元105b的字線WLl和/或WL2未被充電。在感測期間，存儲器單元105a的字線WL2可被充電至啟動電晶體m3。在一些實施例中，交叉閂鎖反相器的N1節點可以存儲邏輯狀態，例如邏輯1，或者可以具有電壓狀態， 例如高電壓狀態。節點N1的電壓狀態可啟動電晶體m4。已啟動的電晶體m3和m4可將非門 120a的輸入端N2電耦合至電源電壓如Vss或接地。在一些實施例中，電晶體叫和叫的啟動可被視為存儲器單元105a讀埠的啟動。如前所述，在預充電期間之後，非門120a輸入端 N2的電壓電平可被最初保持在電源電壓VDD。由於跨在電晶體Hl3和Hl4上的壓降，在感測期間電流可以流經電晶體Hi3和m4。如前所述，限流器IlOa被設置為控制和/或限制流經限流器IlOa的電流。舉例來說，在感測期間電晶體107為啟動。在感測期間電流可以流經電晶體107。據發現，在感測期間，流經電晶體％和m4的電流可比流經電晶體107的電流大。由於此電流競爭，非門 120a輸入端N2的電壓電平可被下拉至電源電壓Vss或接地。一旦非門120a輸入端N2的電壓比預定電壓電平低或到達電源電壓Vss，非門120a可將電壓狀態反相至另一種電壓狀態， 例如將非門120a輸入端N2上的低電壓狀態反相至非門120a輸出端N3上的高電壓狀態。此高電壓狀態如電源電壓Vdd可關閉電晶體121a。此關閉的電晶體121a可將電晶體107源極端的電源電壓Vdd電氣隔離於非門120a的輸入端N2。因此非門120a輸入端N2的電壓狀態可被保持在電源電壓Vss。所以存儲於存儲器單元105a的數據項可被感測和/或被輸出至接下來的感測。圖3為另一個示範存儲器電路的表示圖，此存儲器電路包括一個與多個第二種示範保持器耦合的限流器。在圖3中，每個保持器103a-103b可包含至少一個電晶體，例如電晶體131a、133a和131b、133b，分別電耦合至對應邏輯門如與非門130a_130b。在一些實施例中，電晶體131a-131b和133a-133b可各自為P型金屬氧化物半導體電晶體。與非門130a 的輸入端A可電耦合至電晶體133a的漏極端和電晶體m3的源極/漏極端。另一個與非門 130a的輸入端B可電耦合至電晶體131a的漏極端和另一個存儲器單元(未在圖中表示)。 與非門130a的輸出端可與電晶體131a和133a電耦合。電晶體131a和133a的源極端可與限流器IlOa電耦合。在一些實施例中，每個電晶體131a和133a可為核心電晶體。在其他實施例中，電晶體107的溝道長度比電晶體131a和133a的溝道長度都要大。存儲器單元105a的預充電和感 測操作可以和上列與圖2相關的敘述相似。由於使用不同的邏輯門，與非門130a以及電晶體131a和133a的運作可為不同。此外，與非門 130a的輸入端A和B與不同的存儲器單元電耦合。圖4為示範存儲器電路的表示圖，此存儲器電路包括一個與多個第三種示範保持器耦合的限流器。在圖4中，每個保持器103a-103b可包含至少一個電晶體，例如電晶體141a-141b，分別電耦合至對應邏輯門如非門140a-140b。在一些實施例中，每個電晶體 141a-141b可為N型金屬氧化物半導體電晶體。舉例來說，非門140a的輸入端N2可與電晶體141a的漏極端以及存儲器單元105a電耦合。非門140a的輸出端N3可與電晶體141a的柵極端電耦合。電晶體141a的源極端可與限流器IlOa電耦合。在一些實施例中，每個電晶體141a和141b可為核心電晶體。參照圖4，限流器IlOa可包括至少一個電晶體，如電晶體109。在一些實施例中， 電晶體109可為N型金屬氧化物半導體電晶體。電晶體109的源極端可與提供電源電壓如 Vss或接地的電源線電耦合。電晶體109的漏極端可與保持器103a和103b電耦合。電晶體109的柵極可與提供電源電壓如Vdd的電源線電耦合。在一些實施例中，電晶體109可被視為長溝道電晶體且溝道長度比電晶體141a的溝道長度大。如圖4所示的實施例中，電晶體m3和m4是P型金屬氧化物半導體電晶體。存儲器單元105a的預充電和感測操作可以和上列與圖2相關的敘述相似。由於使用不同類型的電晶體，在預充電和/或感測操作期間可能運用相反的電壓電平和/或電壓狀態。圖5為示範存儲器電路的表示圖，此存儲器電路包括一個與多個第四種保持器耦合的限流器。在圖5中，每個保持器103a-103b可包含至少一個電晶體，例如電晶體151a、 153a和151b、153b，分別電耦合至對應邏輯門如與非門150a_150b。在一些實施例中，電晶體151a-151b和153a-153b可各自為N型金屬氧化物半導體電晶體。舉例來說，與非門150a 的輸入端A可與電晶體153a的漏極端以及電晶體m3的源極/漏極端電耦合。與非門150a 的另一個輸入端B可與電晶體151a的漏極端和另一個存儲器單元(未在圖中表示)電耦合。與非門150a的輸出端可與電晶體151a和153a的柵極電耦合。電晶體151a和153a 的源極端可與限流器IlOa電耦合。在一些實施例中，每個電晶體151a和153a可為核心電晶體。在其他實施例中，電晶體109的溝道長度比電晶體151a和153a的溝道長度都要大。須注意的是，以上與圖2至圖5相關的敘述中，保持器103a的電晶體及邏輯門的數目、型態和/或布局僅為舉例。在一些實施例中，其他邏輯門可被使用，例如與門、或門、 或非門、另外的邏輯門或任何邏輯門組合，包含其中至少一個電晶體具有不同配置。目前應用的範圍不被隨之限制。圖6為另一個存儲器電路的表示圖，此存儲器電路包括一個被兩列保持器共享的限流器。圖6的存儲器電路200中與圖1的存儲器電路100相同或相似的項目被標記為相同參考數字加上100或110。在圖6中，存儲器電路200可包括多個存儲器陣列，例如存儲器陣列201a-201d和211a_211d，以及多個保持器，例如保持器203a_203d和213a_213d。 每個保持器203a-203d和213a_213d可分別與存儲器陣列201a_201d和211a_211d中相對應的一存儲器陣列電耦合。限流器210a可與保持器203a-203d和213a_213d電耦合併由保持器203a-203d和213a_213d共享。因為限流器210a可被兩列保持器203a_203d和 213a-213d共享，存儲器電路200的面積可被進一步縮小。在其他實施例中，限流器210a可與三列或更多列保持器電耦合併被共享。圖7為另一個存儲器電路的表示圖，此存儲 器電路包括兩個分別對應至兩列保持器其中一列的限流器。圖7的存儲器電路300中與圖1的存儲器電路100相同或相似的項目被標記為相同參考數字加上200或210。在圖7中，存儲器電路300可包括多個存儲器陣列，例如存儲器陣列301a-301d和311a-311d，以及多個保持器，例如保持器303a-303d和 313a-313d。每個存儲器陣列311a_311d被分別配置至存儲器陣列301a-301d中相對應的一存儲器陣列旁邊。每個保持器303a-303d和313a_313d可分別與存儲器陣列301a_301d和 311a-311d中相對應的一存儲器陣列電耦合。限流器310a和310b可分別與保持器 303a-303d和313a_313d電耦合，並分別被保持器303a_303d和313a_313d共享。在一些實施例中，限流器310a和310b可各自與兩列或更多列保持器電耦合併被共享。圖8所示為包含示範存儲器電路的系統。在圖8中，系統800可包括與存儲器電路801耦合的處理器810。存儲器電路801可與上述圖1至圖7相關的存儲器電路100-300 其中之一相似。處理器810可為處理單元、中央處理單元、數位訊號處理器或其他適合存取存儲器電路數據的處理器。在一些實施例中，處理器810和存儲器電路801可被封裝在一系統內以形成一電子組件，而此系統可與印刷配線板或印刷電路板(PCB)實際電耦合。此電子組件可為電子系統的一部分，例如計算機、無線通信裝置、計算機相關周邊、娛樂裝置等類似電子系統。在一些實施例中，包含存儲器電路801的系統800可提供整個系統於單一 IC中， 即所謂的單晶片系統(SOC)或集成電路系統(SOIC)裝置。這些單晶片系統裝置可在單一集成電路中提供例如所有執行手機、個人數字助理(PDA)、數字錄放影機、數字攝錄影機、數位相機、MP3播放器或其他類似裝置的電路。前述描繪出數個實施例的特徵，所以本領域技術人員可以更加了解此公開數據的各方面。本領域技術人員應察知他們可以毫無困難地用此公開當作設計或修改其他工藝和結構的基礎，以完成相同目標和/或實現於此介紹的實施例的相同優點。本領域技術人員也應理解與上述相同的結構無法違背此公開的精神與範圍，他們可以在不違背此公開的精神與範圍之下做此文件中各種的變化、代替和交替。
權利要求
1.一種存儲器電路，包括一第一存儲器陣列組，以列的形式排列；一第一保持器組，每個該第一保持器與該第一存儲器陣列組中相對應的一第一存儲器陣列電耦合；以及一第一限流器，電耦合於該第一保持器組並由該第一保持器組共享。
2.如權利要求1所述的存儲器電路，其中該第一存儲器陣列組中每個該第一存儲器陣列包含至少一個具有讀埠的存儲器單元，假若在感測期間該讀埠為啟動且壓降跨在該讀埠上，則該讀埠被設置為允許第一電流流經該讀埠，該第一限流器被設置為在該感測期間控制流經該第一限流器的第二電流，而且在該感測期間該第一電流比該第二電流大。
3.如權利要求1所述的存儲器電路，其中該第一限流器包括一第一電晶體，且該第一電晶體在感測期間和預充電期間其中至少一個期間為啟動。
4.如權利要求3所述的存儲器電路，該第一保持器組中每個該第一保持器包括至少一個第二電晶體；以及一邏輯門，其中該邏輯門的輸出端與所述至少一個第二電晶體的柵極電耦合，並且至少一個該邏輯門的輸入端與所述至少一個第二電晶體的至少一個漏極電耦合。
5.如權利要求4所述的存儲器電路，其中所述至少一個第二電晶體中每個該第二電晶體為核心電晶體，而且該第一電晶體的溝道長度比所述至少一個第二電晶體的溝道長度大。
6.如權利要求4所述的存儲器電路，其中該邏輯門為一非門並且所述至少一個第二電晶體包括一單一電晶體。
7.如權利要求4所述的存儲器電路，其中該邏輯門為一與非門並且所述至少一個第二電晶體包括兩個或更多個電晶體。
8.如權利要求1所述的存儲器電路，更進一步包括一第三存儲器陣列組，以列的形式排列，其中每個該第三存儲器陣列被配置在該第一存儲器陣列組中相對應的一第一存儲器陣列旁邊；一第三保持器組，每個該第三保持器與該第三存儲器陣列組中相對應的一第三存儲器陣列電耦合；以及一第二限流器，與該第三保持器組電耦合。
9.一種存儲器電路，包括一第一限流器，其中該第一限流器包括一第一電晶體；一第一存儲器陣列組，以列的形式排列；以及一第一保持器組，每個該第一保持器與該第一存儲器陣列組中相對應的一第一存儲器陣列電耦合，該第一保持器組與該第一限流器電耦合，其中至少一組的該第一保持器組中每個該第一保持器包括至少一個第二電晶體；以及一邏輯門，其中該邏輯門的輸出端與所述至少一個第二電晶體的柵極電耦合，並且至少一個該邏輯門的輸入端與所述至少一個第二電晶體的至少一個漏極電耦合。
10.一種存儲器電路，包括一第一限流器，被設置為在感測期間控制流經該第一限流器的第一電流，其中該第一限流器包括一第一電晶體；一第一存儲器陣列組，以列的形式排列，其中該第一存儲器陣列組中每個該第一存儲器陣列包含至少一個具有讀埠的存儲器單元，假若在感測期間該讀埠為啟動且壓降跨在該讀埠上，則該讀埠被設置為允許第一電流流經該讀埠 ；一第一保持器組，每個該第一保持器與該第一存儲器陣列組中相對應的一第一存儲器陣列電耦合，其中至少一組的該第一保持器組中每個該第一保持器包括 至少一個第二電晶體，其中所述至少一個第二電晶體的至少一個源極端與該第一限流器耦合；以及一邏輯門，其中該邏輯門的輸出端與所述至少一個第二電晶體的柵極電耦合，並且至少一個該邏輯門的輸入端與所述至少一個第二電晶體的至少一個漏極電耦合。
全文摘要
一種存儲器電路，包含以列的形式排列的第一存儲器陣列組。此存儲器電路包含第一保持器組，其中每個保持器與第一存儲器陣列組中相對應的一存儲器陣列電耦合。第一限流器與第一保持器組電耦合，並由第一保持器組共享。本發明可縮減存儲器電路的面積。
文檔編號G11C11/4193GK102243893SQ201010549888
公開日2011年11月16日 申請日期2010年11月15日 優先權日2010年5月12日
發明者藍麗嬌, 陶昌雄 申請人:臺灣積體電路製造股份有限公司