Nand型快閃記憶體單元結構的製備方法
2023-09-16 07:53:40 1
Nand型快閃記憶體單元結構的製備方法
【專利摘要】本發明涉及半導體器件製造領域，尤其涉及一種NAND型快閃記憶體單元結構的製備方法，通過改變工藝流程設計，能夠克服傳統空氣隙NAND快閃記憶體單元結構隔離效果差，需要特別工藝設備的缺點，有效改進NAND快閃記憶體中字線之間空氣隙的隔離效果，從而提高NAND快閃記憶體中字線的設計密度。
【專利說明】NAND型快閃記憶體單元結構的製備方法
【技術領域】
[0001]本發明涉及半導體器件製造領域，尤其涉及一種NAND型快閃記憶體單元結構的製備方法。
【背景技術】
[0002]NAND型快閃記憶體已經成為目前主流的非易失存儲技術，廣泛應用於數據中心、個人電腦、手機、智能終端、消費電子等各個領域，而且仍然呈現需求不斷增長的局面。NAND型快閃記憶體的製造工藝也應經發展到了 16nm,從二維的製造工藝向三維的製造工藝轉化。三星公司已經宣布了 128Gb 24個單元堆疊的三維NAND晶片的商業化生產。美光公司則宣布了 16nm128Gb的新型二維NAND晶片，使用新型的二維單元結構突破傳統二維結構尺寸縮小的限制。
[0003]但是隨著NAND快閃記憶體單元物理尺寸的縮小，相鄰兩個單元之間的串擾越來越嚴重。為了解決這個問題在單元之間製備空氣隙(air gap)是很有效的減小串擾的方法。在目前主流的NAND快閃記憶體晶片中均採用了空氣隙的結構。目前國際上常見的空氣隙的形狀均為倒三角，即空氣隙的上半部分的寬度明顯大於下半部分。這是由於空氣隙的製備方法的限制造成的。圖1-8是目前國際上常見的空氣隙NAND單元工藝步驟示意圖，圖中11為晶圓矽襯底，12為浮柵，13為控制柵極，14為掩膜層，15為絕緣層，16為氮化物層，17為氧化物層，18為氮化娃層，19為空氣隙。其採用gate first工藝，即先製備好柵極(包括控制柵controlgate 13和浮柵floating gate 12)圖形後,採用多次沉積刻蝕的方法來形成空氣隙,如圖6所示，利用刻蝕SiN材料形成的翼形結構做掩模，用溼法刻蝕掉SiN下面的氧化層材料，並在SiN上方再沉積新的氧化層材料，由於翼形結構很容易封口，從而在SiN材料下方被溼法刻蝕掉的氧化層材料處形成空氣隙。由於採用的是gate first工藝，無論空氣隙如何製備，相鄰兩條字線(wordline)之間的間隙一定是倒三角形。但是倒三角結構會使相鄰兩條字線之間的隔離效果變差，如果能實現正三角的隔離結構將實現更好的器件隔離效果。
[0004]中國專利(CN 103178002A)公開了一種空氣隙的形成方法，其特徵在於，包括:提供金屬互連結構；所述金屬互連結構包括金屬結構及其間的金屬間介電層；光刻、刻蝕所述金屬互連結構的金屬間介電層形成空氣隙；澱積層間介質層封住所述空氣隙；在所述層間介質層上製作導電插塞；其中，所述光刻、刻蝕步驟中形成的空氣隙為蜂窩狀分布的多個頂部及底部面積小，中間區域面積大的胖肚型結構。
[0005]該專利主要解決了在半導體生產過程空氣隙結構的分布問題，進而避免了空氣隙結構分布不均導致應力分布不均而產生的坍塌現象。
[0006]中國專利(CN 103325728A)公開了一種形成空氣隙的方法，應用於降低介質層的等效介電常數的工藝中，其特徵在於，所述方法包括:提供一具有溝槽的半導體襯底；於所述溝槽的側壁上製備保型覆蓋犧牲層後，採用金屬填充工藝於所述溝槽中充滿金屬，形成金屬層；去除所述保型覆蓋犧牲層後，沉積阻擋層覆蓋所述半導體襯底和所述金屬層的上表面，於所述溝槽中形成空氣隙。
[0007]該專利主要通過優化工藝設計獲得空氣隙結構，並改善了器件的性能，但並未對空氣隙的器件結構做出優化設計。
【發明內容】
[0008]鑑於上述問題，本發明提供一種NAND型快閃記憶體單元結構的製備方法。
[0009]本發明解決技術問題所採用的技術方案為:
[0010]一種NAND型快閃記憶體單元結構的製備方法，其中，所述方法包括:
[0011]步驟S1:提供一設置有字線區和位線區的矽襯底，且所述矽襯底中還設置有若干凸起於該矽襯底表面的淺溝槽隔離；
[0012]步驟S2:沉積隧穿氧化層覆蓋所述矽襯底的上表面及所述淺溝槽隔離暴露的表面後，繼續在所述隧穿氧化層的表面製備多晶矽浮柵層；
[0013]步驟S3:採用平坦化工藝，去除所述多晶矽浮柵層至位於所述淺溝槽隔離上方的所述隧穿氧化層的上表面後，沉積絕緣層覆蓋剩餘的多晶矽浮柵層的上表面及所述隧穿氧化層暴露的表面；
[0014]步驟S4:刻蝕位於所述字線區上的所述絕緣層至所述剩餘的多晶矽浮柵層的上表面，以形成字線凹槽；
[0015]步驟S5:對所述字線凹槽暴露的所述剩餘的多晶矽浮柵層進行減薄工藝，以形成浮柵，並沉積柵極絕緣層覆蓋剩餘的絕緣層於浮柵上表面及所述字線凹槽的側壁；
[0016]步驟S6:製備多晶矽控柵層充滿所述字線凹槽，並對所述多晶矽控柵層進行金屬矽化工藝後，以形成位於所述字線凹槽底部且覆蓋所述浮柵的控制柵，以及位於所述字線凹槽頂部且覆蓋所述控制柵的低電阻層；
[0017]步驟S7:去除位於所述字線凹槽之間的絕緣層至所述矽襯底的上表面，以形成上窄下寬的空氣隙凹槽；
[0018]步驟S8:對所述空氣隙凹槽暴露的矽襯底進行離子注入，以於相鄰的空氣隙凹槽的底部形成對稱的源漏區；
[0019]步驟S9:密封所述空氣隙凹槽，以形成若干上窄下寬的空氣隙。
[0020]上述的NAND型快閃記憶體單元結構的製備方法，其中，所述矽襯底包括NAND快閃記憶體區域和CMOS電路區域，且所述字線區和所述位線區設置於所述NAND快閃記憶體區域。
[0021]上述的NAND型快閃記憶體單元結構的製備方法，其中，所述淺溝槽隔離的材質為氧化物或氮化物。
[0022]上述的NAND型快閃記憶體單元結構的製備方法，其中，所述平坦化工藝為化學機械拋光工藝。
[0023]上述的NAND型快閃記憶體單元結構的製備方法，其中，採用化學氣相沉積法製備所述柵極絕緣層。
[0024]上述的NAND型快閃記憶體單元結構的製備方法，其中，所述柵極絕緣層的材質為0N0、HfO2> Ta2O5 或 Al2O3O
[0025]上述的NAND型快閃記憶體單元結構的製備方法，其中，所述柵極絕緣層的厚度為10_20nm。
[0026]上述的NAND型快閃記憶體單元結構的製備方法，其中，所述方法還包括:
[0027]採用Ni進行所述金屬矽化工藝。
[0028]上述的NAND型快閃記憶體單元結構的製備方法，其中，所述方法還包括:
[0029]採用快速熱處理或爐管熱處理進行所述金屬矽化工藝。
[0030]上述的NAND型快閃記憶體單元結構的製備方法，其中，所述低電阻層的材質為NiSi。
[0031]上述技術方案具有如下優點或有益效果:
[0032]通過本發明的方法能夠克服傳統空氣隙NAND快閃記憶體單元結構隔離效果差，需要特別工藝設備的缺點，有效改進NAND快閃記憶體中字線之間空氣隙的隔離效果，從而提高NAND快閃記憶體中字線的設計密度。
【專利附圖】
【附圖說明】
[0033]參考所附附圖，以更加充分的描述本發明的實施例。然而，所附附圖僅用於說明和闡述，並不構成對本發明範圍的限制。
[0034]圖1-8是本發明【背景技術】的工藝流程步驟中的對應的結構示意圖；
[0035]圖9-13是本發明具體實施例中的工藝流程步驟中的對應的字線方向結構示意圖；
[0036]圖14是本發明具體實施例中圖13對應的俯視圖；
[0037]圖15-26是本發明具體實施例中的工藝流程步驟中的對應的位線方向結構示意圖。
【具體實施方式】
[0038]本發明提供一種NAND型快閃記憶體單元結構的製備方法。
[0039]本發明的核心思想是通過繫於Gate last工藝手段，採用鑲嵌的方式在形成空氣隙結構之後再進行柵極結構的製備，使所製備的快閃記憶體結構能與目前的CMOS邏輯工藝兼容，並利用正三角的空氣隙結構提高字線之間的隔離效果。
[0040]下面結合附圖對本發明方法進行詳細說明
[0041]首先，提供一個矽晶圓襯底1，該矽晶圓襯底I為單晶，可以是單層結構或多層結構，並於該矽晶圓襯底上通過光刻與刻蝕工藝製備器件有源區和隔離區，形成CMOS電路區域A和NAND快閃記憶體陣列區域B，並分別對CMOS電路區域A和NAND快閃記憶體陣列區域B的隔離區中填充絕緣材料，形成CMOS電路區域淺溝槽隔離23，NAND快閃記憶體陣列區域淺溝槽隔離24與CMOS工藝中的氮化物層22，如圖9結構所示。
[0042]其中，該工藝步驟中製備NAND快閃記憶體陣列區域B時，優選使用兩次和多次曝光(Double/Multiple exposure)、自對準間隔(self-aligned spacer)、重複間隔方法(repeated spacer approach)等工藝方法以增加NAND快閃記憶體陣列區域B中的圖形密度。
[0043]此外，CMOS電路區域淺溝槽隔離23和NAND快閃記憶體陣列區域淺溝槽隔離24中填充的絕緣材料優選為相同的氧化物、氮化物或者是其它絕緣材料，也可分別使用兩種不同的絕緣材料。
[0044]然後，在CMOS電路區域A上方沉積一層掩膜材料層25，掩膜材料25的材質可使用CMOS工藝中使用的任一種類的掩膜材料。並對NAND快閃記憶體陣列區域B上的氮化物層22部分進行刻蝕，將其完全除去，如圖10結構所示。
[0045]之後，在完成上述工藝步驟的NAND快閃記憶體陣列區域B上製備隧穿氧化層26和多晶矽浮柵層27，並除去掩膜材料層25，如圖11結構所示。其中製備隧穿氧化層26和多晶矽浮柵層27的製備工藝為本領域公知常識，於此不做累述。
[0046]隨後，採用化學機械拋光法對完成上述工藝步驟的矽晶圓襯底進行拋光，將多晶矽浮柵層27拋光至NAND快閃記憶體陣列區域隔離區24上方的隧穿氧化層26的上表面，如圖12結構所示。拋光工藝過程中，優選使用對多晶矽拋光比較快，對氧化物和氮化物拋光比較慢的磨料和其它拋光條件。
[0047]此外，由於CMOS電路區域A上方有氮化物層22 』的保護，可對完成上述工藝步驟的矽晶圓襯底進行過拋，以進一步減少餘留多晶矽浮柵層27 』的厚度。
[0048]之後，於完成上述工藝步驟的矽晶圓襯底上表面製備一層絕緣層，再將NAND快閃記憶體陣列區域B中字線上方絕緣層的部分刻蝕除去，形成字線凹陷216，如圖13和圖14結構所示結構。
[0049]然後，以經過刻蝕的絕緣層28為掩膜，對餘留多晶矽浮柵層27 』進行刻蝕，進一步減少餘留多晶矽浮柵層27 '的厚度，形成浮柵27'丨，如圖15結構所示。
[0050]隨後，以化學氣相沉積法工藝對矽晶圓襯底上表面沉積一層柵極絕緣層29，該柵極絕緣層的材質優選為氧化物/氮化物/氧化物的絕緣層，或HfO2的絕緣層，或Ta205、Al2O3等高介電常數的絕緣層材料，該柵極絕緣層的厚度優選為10-20nm (如1nm, 15nm或20nm),如圖16結構所示。
[0051]隨後，對娃晶圓襯底上表面沉積一層多晶娃層210,如圖17結構所不。
[0052]然後，對矽晶圓襯底進行化學機械拋光工藝，以除去多晶矽層210多餘的部分，僅保留控制柵極區域的多晶矽，已形成所需的多晶矽控制柵層210丨，如圖18結構所示。
[0053]隨後，對娃晶圓襯底上表面沉積一層金屬材料211,優選的工藝方式為物理氣相沉積法，該金屬材料層11的材質優選為金屬Ni,厚度優選為50-150nm(如50nm,70nm或150nm)，如圖19結構所示。
[0054]然後，對完成金屬材料層211沉積工藝的矽晶圓襯底進行熱處理，使金屬材料層211於多晶矽控制柵層210丨上層發生化學反應，形成低電阻層212，而多晶矽控制柵層210 /下層則不發生反應，形成控制柵210'丨。然後使用溼法腐蝕的工藝方式腐蝕掉未反應完全的金屬材料層，如圖20結構所示。該步驟工藝的目的是獲得比純多晶矽材質的柵極具有更好導電性的控制柵極，以提高晶片的性能。
[0055]其中，對矽晶圓襯底進行熱處理所採用的工藝方式優選為快速熱處理(RTA)或爐管熱處理工藝
[0056]然後，對矽晶圓襯底上表面沉積一層第二掩膜層25'，並對第二掩膜層25'進行光刻工藝，暴露NAND快閃記憶體陣列區域B上的剩餘的絕緣層28部分，如圖21結構所示。
[0057]然後，以第二掩膜層25丨為刻蝕模板，將NAND快閃記憶體陣列區域B上剩餘的絕緣層28字線與字線之間的部分刻蝕去除，形成空氣隙凹槽213，如圖22結構所示。其中，刻蝕工藝優選為各項同性的幹法或溼法刻蝕工藝。
[0058]然後，以第二掩膜層25丨為刻蝕模板，將NAND快閃記憶體陣列區域B上字線與字線之間的餘留多晶矽浮柵層27丨的部分刻蝕去除，如圖23結構所示。其中，刻蝕工藝優選為各項同性的多晶矽幹法刻蝕工藝。
[0059]之後，對矽晶圓襯底上表面沉積一層第三掩膜層25 ''，並使用光刻工藝將第三掩膜層25'丨位於形成空氣隙凹槽213上方的部分去除，並以第三掩膜層25'丨為掩膜，對矽晶圓襯底進行N型離子注入，已形成NAND型快閃記憶體單元的對稱源、漏極14，如圖24結構所示。
[0060]然後，去除第三掩膜層25 ' 』，並在矽晶圓襯底上表面沉積一層第二絕緣層215，使空氣隙凹槽213上空封閉，形成空氣隙213 ^，該步驟中，由於空氣隙213 ^為正三角形，上口很小，故在沉積第二絕緣層215時，空氣隙很容易被保存下來，如圖25結構所示。
[0061]最後，除去CMOS電路區域A上方的第二絕緣層215與柵極絕緣層28 』，如圖26結構所示。
[0062]綜上所述，本發明提出了一種基於Gate Last多晶矽柵極工藝的正三角空氣隙NAND型快閃記憶體單元結構及製備方法，包括採用氮化物凹陷(recess)、化學機械拋光和刻蝕的方法製備超薄多晶娃浮柵，採用鑲嵌(Damascene)的方法製備多晶娃控制柵極和正三角空氣隙，然後進行源漏極的離子注入。與目前基於多晶矽柵極的先進CMOS邏輯工藝兼容，並能克服傳統空氣隙NAND快閃記憶體單元結構隔離效果差、需要特別工藝設備的缺點。
[0063]對於本領域的技術人員而言，閱讀上述說明後，各種變化和修正無疑將顯而易見。因此，所附的權利要求書應看作是涵蓋本發明的真實意圖和範圍的全部變化和修正。在權利要求書範圍內任何和所有等價的範圍與內容，都應認為仍屬本發明的意圖和範圍內。
【權利要求】
1.一種NAND型快閃記憶體單元結構的製備方法，其特徵在於，所述方法包括: 步驟S1:提供一設置有字線區和位線區的矽襯底，且所述矽襯底中還設置有若干凸起於該娃襯底表面的淺溝槽隔離； 步驟S2:沉積隧穿氧化層覆蓋所述矽襯底的上表面及所述淺溝槽隔離暴露的表面後，繼續在所述隧穿氧化層的表面製備多晶矽浮柵層； 步驟S3:採用平坦化工藝，去除所述多晶矽浮柵層至位於所述淺溝槽隔離上方的所述隧穿氧化層的上表面後，沉積絕緣層覆蓋剩餘的多晶矽浮柵層的上表面及所述隧穿氧化層暴露的表面； 步驟S4:刻蝕位於所述字線區上的所述絕緣層至所述剩餘的多晶矽浮柵層的上表面，以形成字線凹槽； 步驟S5:對所述字線凹槽暴露的所述剩餘的多晶矽浮柵層進行減薄工藝，以形成浮柵，並沉積柵極絕緣層覆蓋剩餘的絕緣層於浮柵上表面及所述字線凹槽的側壁； 步驟S6:製備多晶矽控柵層充滿所述字線凹槽，並對所述多晶矽控柵層進行金屬矽化工藝後，以形成位於所述字線凹槽底部且覆蓋所述浮柵的控制柵，以及位於所述字線凹槽頂部且覆蓋所述控制柵的低電阻層； 步驟S7:去除位於所述字線凹槽之間的絕緣層至所述矽襯底的上表面，以形成上窄下寬的空氣隙凹槽； 步驟S8:對所述空氣隙凹槽暴露的矽襯底進行離子注入，以於相鄰的空氣隙凹槽的底部形成對稱的源漏區； 步驟S9:密封所述空氣隙凹槽，以形成若干上窄下寬的空氣隙。
2.如權利要求1所述的NAND型快閃記憶體單元結構的製備方法，其特徵在於，所述矽襯底包括NAND快閃記憶體區域和CMOS電路區域，且所述字線區和所述位線區設置於所述NAND快閃記憶體區域。
3.如權利要求1所述的NAND型快閃記憶體單元結構的製備方法，其特徵在於，所述淺溝槽隔離的材質為氧化物或氮化物。
4.如權利要求1所述的NAND型快閃記憶體單元結構的製備方法，其特徵在於，所述平坦化工藝為化學機械拋光工藝。
5.如權利要求1所述的NAND型快閃記憶體單元結構的製備方法，其特徵在於，採用化學氣相沉積法製備所述柵極絕緣層。
6.如權利要求1所述的NAND型快閃記憶體單元結構的製備方法，其特徵在於，所述柵極絕緣層的材質為 0N0、HfO2, Ta2O5 或 Α1203。
7.如權利要求1所述的NAND型快閃記憶體單元結構的製備方法，其特徵在於，所述柵極絕緣層的厚度為10-20nm。
8.如權利要求1所述的NAND型快閃記憶體單元結構的製備方法，其特徵在於，所述方法還包括: 採用Ni進行所述金屬矽化工藝。
9.如權利要求1所述的NAND型快閃記憶體單元結構的製備方法，其特徵在於，所述方法還包括: 採用快速熱處理或爐管熱處理進行所述金屬矽化工藝。
10.如權利要求1所述的NAND型快閃記憶體單元結構的製備方法，其特徵在於，所述低電阻層的材質為NiSi。
【文檔編號】H01L21/8247GK104269381SQ201410531622
【公開日】2015年1月7日 申請日期:2014年10月10日 優先權日:2014年10月10日
【發明者】亢勇, 陳邦明 申請人:上海新儲集成電路有限公司