半導體架構及靜態隨機存取存儲器存儲單元的製作方法
2023-09-16 08:51:45
專利名稱：半導體架構及靜態隨機存取存儲器存儲單元的製作方法
技術領域：
本發明涉及一種半導體裝置，特別涉及存儲單元，且還涉及靜態隨機存取存儲單元的布局設計與製造。
背景技術：
靜態隨機存取存儲器(static random access memory，SRAM)通常使用在集成電路中。SRAM存儲單元具有維持數據而不需更新的優點。圖1表示已知六-MOS裝置的SRAM存儲單元的電路圖。圖1的SRAM存儲單元包括通柵MOS裝置10及24、上拉MOS裝置12及16、以及下拉MOS裝置14及18。通柵MOS裝置10及24各自的柵極2及4由字線WL所控制，其中，字線WL決定當前的SRAM存儲單元是否被選擇。由上拉MOS裝置12及16以及下拉MOS裝置14及18所形成的鎖存器用來儲存狀態。被儲存的狀態可通過位線BL及BLB所讀取。
隨著集成電路的大小，SRAM存儲單元的讀取及寫入邊限(margin)減小。當讀取及寫入操作受到靜態噪聲影響時，減小的讀取與寫入邊限在各自的讀取及寫入操作中造成錯誤。照慣例，為了改善讀取及寫入邊限，提供動態功率。舉例來說，寫入邊限可通過在寫入操作期間內增加位線電壓及/或降低供應電壓VDD來改善，而讀取邊限可通過在讀取操作期間內降低位線電壓及/或增加供應電壓VDD來改善。然而，此解決方法遭遇到一些障礙。必須設計複雜的電路來提供動態功率給讀取及寫入操作。此外，需花費時間來產生動態功率，且因此讀取及寫入操作變慢。
因此，將需要新的SRAM裝置，其具有改善的讀取及寫入邊限，且同時可克服已知技術的缺點。
發明內容
本發明提供一種半導體架構，其包括靜態隨機存取存儲器(static randomaccess memory，SRAM)存儲單元。SRAM存儲單元包括上拉MOS裝置、下拉MOS裝置、以及通柵MOS裝置。上拉MOS裝置具有第一驅動電流。下拉MOS裝置耦接上拉MOS裝置，且具有第二驅動電流。通柵MOS裝置，耦接上拉MOS裝置及下拉MOS裝置，且具有第三驅動電流。第一驅動電流與第三驅動電流具有介於大約0.5至大約1之間的α比例，且第二驅動電流與第三驅動電流具有介於大約1.45與大約5之間的β比例。
本發明還提供一種靜態隨機存取存儲器(static random access memory，SRAM)存儲單元，包括第一上拉PMOS裝置、第一下拉NMOS裝置、第二上拉PMOS裝置、以及第二下拉NMOS裝置。第一上拉PMOS裝置的源極耦接第一下拉NMOS裝置的源極。第二上拉PMOS裝置耦接第一上拉PMOS裝置與第一下拉NMOS裝置。第二上拉PMOS裝置的源極耦接第二下拉NMOS裝置的源極。第一及第二上拉PMOS裝置與第一及第二下拉NMOS裝置形成鎖存器。SRAM存儲單元還包括通柵MOS裝置，其耦接第一上拉PMOS裝置的源極。第一及第二上拉PMOS裝置對與第一及第二下拉NMOS裝置對中至少一對具有非對稱注入區域。
本發明又提供一種靜態隨機存取存儲器(static random access memory，SRAM)存儲單元，包括至少兩個上拉MOS裝置、至少兩個下拉MOS裝置、以及至少兩個通柵MOS裝置。至少兩個下拉MOS裝置耦接至少兩個上拉MOS裝置。至少兩個通柵MOS裝置耦接至少兩個上拉MOS裝置及至少兩個下拉MOS裝置。SRAM存儲單元具有靜態讀取邊限及靜態寫入邊限，且靜態讀取邊限實質上大於靜態寫入邊限。
本發明提供一種操作靜態隨機存取存儲器(static random access memory，SRAM)存儲單元的方法，首先，形成SRAM存儲單元，其中，此SRAM存儲單元具有靜態讀取邊限及靜態寫入邊限，且靜態讀取邊限實質上大於靜態寫入邊限。接著，提供動態功率給SRAM存儲單元的寫入操作，且提供靜態功率給SRAM存儲單元的讀取操作。
本發明的有利特徵包括改善的讀取邊限、低複雜性的動態功率電路，以及較快速的SRAM處理速度。
為使本發明之上述目的、特徵和優點能更明顯易懂，下文特舉一個較佳實施例，並配合附圖，作詳細說明如下。
圖1表示已知六-MOS裝置的SRAM存儲單元；圖2表示八-MOS裝置的SRAM存儲單元，其中，上拉及下拉MOS裝置具有非對稱架構；圖3表示形成非對稱MOS裝置的示範實施例；圖4表示八-MOS裝置的SRAM存儲單元，其中，只有上拉MOS裝置具有非對稱架構；以及圖5表示六-MOS裝置的SRAM存儲單元，其中，上拉及下拉MOS裝置具有非對稱架構。
其中，附圖標記說明如下2、4～柵極；10、24～通柵MOS裝置；12、16～上拉MOS裝置；14、18～下拉MOS裝置；BL、BLB～位線；VDD～供應電壓；WL～字線；20～SRAM存儲單元；BA、BA』～第一位線；BB、BB』～第二位線；PD1、PD2～下拉NMOS裝置；PGA、PGA』、PGB、PGB』～通柵MOS裝置；PU1、PU2～上拉PMOS裝置；VDD、VSS～電壓供應節點；WA、WA』、WB、WB』～字線；XB、XT～節點；30～非對稱MOS裝置；32～柵極電極；33～柵極介電層；34～LDD區；35～柵極室；36、38、40、42～袋區域；44～基底；48、50、52～箭頭；γ1、γ2～斜角。
具體實施例方式
已知影響讀取邊限與寫入邊限的靜態噪聲邊限(static-noise margin，SNM)與在靜態隨機存取存儲器(static random access memory，SRAM)存儲單元內的NMOS與PMOS裝置的閾值電壓相關。一般而言，為了增加SNM，NMOS與PMOS裝置的閾值電壓需要增加。然而，NMOS與PMOS裝置的閾值電壓的增加受到限制。是因為，很難操作內含具有過高閾值電壓的MOS裝置的SRAM存儲單元，如同較難去轉換MOS裝置的操作。此外，在讀取邊限與寫入邊限的改善要求為牴觸衝突的。寫入邊限的改善一般將造成寫入邊限的降低；反之亦然。
在本發明的實施例中，提供具有高讀取邊限的SRAM存儲單元。每一SRAM存儲單元因此分別視為讀取優先(read-preferred)的SRAM存儲單元。然而，讀取邊限的改善傾向於造成寫入邊限的降低。因此僅提供動態功率給寫入操作，以改善寫入邊限。
圖2表示根據本發明實施例的SRAM存儲單元。參閱圖2，SRAM存儲單元20包括兩上拉PMOS裝置PU1及PU2、以及兩下拉NMOS裝置PD1及PD2。上拉PMOS裝置PU1及PU2與兩下拉NMOS裝置PD1及PD2耦接電壓供應節點VDD及VSS。連接至MOS裝置PU1及PD1的源極的節點XT，也通過通柵MOS裝置PGA而連接至第一位線BA，並通過通柵MOS裝置PGB而連接至第二位線BB，其中，位線BA及BB提供相異的位線電壓(因此為動態的)給寫入及讀取操作。同樣地，連接至MOS裝置PU2及PD2的源極的節點XB，也通過通柵MOS裝置PGA』而連接至第一位線BA』，並通過通柵MOS裝置PGB』而連接至第二位線BB』，其中，位線BA』及BB』提供相異的位線電壓給寫入及讀取操作。在整個說明中，符號『』』附加於導線/節點的數字尾，以指示在導線/節點上的信號/電壓具有實質上與未為標示符號『』』的導線/節點互為相反的相位。
動態功率電路連接至位線BA、BB、BA』、及BB』。在寫入操作期間，動態功率電路提供動態功率，以改善寫入邊限。在讀取操作期間，此動態功率電路提供靜態功率，其最好相同於提供給在相同晶片上其他電路的操作電壓供應。相異位線電壓的選擇不是通過將字線WA及WA』設定至高電平及將字線WB及WB』設定至低電平來執行，就是通過將字線WB及WB』設定至高電平及將字線WA及WA』設定至低電平來執行。舉例來說，在寫入操作期間，位線WA與WA』具有高電平電壓，因此通柵MOS裝置PGA及PGA』導通，且在位線BA及BA』的電壓則使用於寫入操作。對於讀取操作，字線WB及WB』具有高電平電壓，因此通柵MOS裝置PGB及PGB』導通，且在位線BB及BB』的電壓則使用於讀取操作。在此例子中，通過位線BA及BA』而提供的電壓的大小最好增加至超過提供於位線BB及BB』的電壓。雖然沒有圖示說明，此動態功率電路還可提供動態功率電壓，且以使用由字線WA、WA』、WB、及WB』所控制的MOS裝置為最佳。與位線電壓相反，給寫入操作的功率供應電壓最好低於給讀取操作的功率供應電壓。
SRAM存儲單元20最好通過增加α比例及/或β比例來被設計為讀取優先(read-preferred)。α比例定義為上拉MOS裝置PU1或PU2的驅動電流Idsat對通柵MOS裝置PGA、PGB、PGA』、或PGB』的驅動電流Idsat的比例。β比例定義為下拉MOS裝置PD1或PD2的驅動電流Idsat對通柵MOS裝置PGA、PGB、PGA』、或PGB』的驅動電流Idsat的比例。α比例介於大約0.5至1之間，且以介於大約0.5至0.8之間為較佳，甚至更好介於大約0.6至0.7之間。此外，α比例甚至可大於大約1，例如，介於大約1至2之間。β比例介於大約1.45至5之間，且以介於大約1.6至3之間為較佳，甚至更好介於大約1.8至2.5之間。此外，β比例甚至可大於大約5，例如，介於大約1至8之間。
在第一實施例中，α比例及/或β比例的增加通過分別增加下拉及/或上拉MOS裝置的物理寬-長比(稱為W/L比)來達成。在一個例子中，下拉MOS裝置PD1及PD2的W/L比與通柵MOS裝置PGA、PGB、PGA』、及/或PGB』的W/L比具有介於1.8至5之間的比例。在使用90nm技術的另一例子中，下拉MOS裝置PD1及PD2具有大約180nm的柵極寬度以及大約100nm的柵極長度，而通柵MOS裝置PGA、PGB、PGA』、及PGB』具有大約120nm的柵極寬度以及大約115nm的柵極長度。因此，下拉MOS裝置PD1及PD2的W/L比與通柵MOS裝置PGA、PGB、PGA』、及/或PGB』的W/L比具有1.725的比例。
在第二實施例中，α比例及/或β比例的增加，通過減弱通柵MOS裝置PGA、PGB、PGA』、及/或PGB』且因此降低其裝置驅動電流來達成。其可通過減少各自通柵MOS裝置的W/L比來達成。此外，減弱通柵MOS裝置要麼可通過略過一般使用來改善MOS裝置的處理步驟來達成，要麼可通過採取一些方法來達成，例如形成通柵NMOS裝置的壓力ILD層。
在第三實施例中，α比例及/或β比例的增加，通過形成不對稱上拉MOS裝置PU1及PU2及/或下拉MOS裝置PD1及PD2來完成。回頭參閱圖2，在上拉及下拉MOS裝置的源極區域旁以斜線矩形標示，其表示MOS裝置分別為非對稱的MOS裝置。
圖3表示非對稱MOS裝置30的實施例。MOS裝置30包括在柵極介電層33上的柵極電極32、在柵極電極32與柵極介電層33側邊的柵極室35、微摻雜源/漏極(lightly-doped source/drain，LDD)區34、以及在基底44上的袋區域36、38、40、及42。圖示的MOS裝置30在源極側與漏極側具有非對稱架構。下面將說明形成程序的例子。
首先，提供半導體基底44。包括柵極電極32與柵極介電層22的柵極架構形成在半導體基底44上，接著注入LDD區34。以箭頭48表所示的LDD注入，最好以大約0°的斜角(因此為垂直)來執行。且接著注入袋區域36、38、40、及42，這些袋區域具有與LDD區域34相反的導電型態。以箭頭50表示的第一袋區域注入，形成了袋區域36及38。在一個實施例中，斜角γ1大約為10°，扭角(未表示)大約為0°。此偏斜由源極側朝向漏極側。由於柵極電極的光罩，形成的源極袋區域36在柵極電極32下延伸，而漏極袋區域38則沒有在柵極電極32下延伸，且與柵極電極32的邊緣留有間隔。以箭頭52表示的第二袋區域注入，執行來形成袋區域40及42。第二袋區域注入以大約40°的斜角γ2與大約45°的扭角(未表示)來執行。接下來，形成柵極室35，且也形成源/漏極區(未表示)。非對稱MOS裝置具有較高的裝置驅動電流。因此，通過行程非對稱下拉/上拉MOS裝置，α比例及/或β比例則增加。對於程序便利而言，下拉MOS裝置也可具有非對稱架構。
請注意，上述形成非對稱MOS裝置的方法僅為一個例子，可採用不同的方法來形成不同的非對稱MOS裝置，以改善驅動電流。
圖4表示根據本發明的另一實施例，其中，除了只有上拉MOS裝置PU1及PU2為非對稱，而下拉MOS裝置PD1及PD2為對稱外，圖4的SRAM存儲單元相似於圖2的SRAM存儲單元。在交替的實施例(未表示)中，只有下拉MOS裝置PD1及PD2為非對稱，而上拉MOS裝置PU1及PU2為對稱。
在其他的實施例中，α比例及/或β比例的增加，可通過使用改善裝置驅動電流的一般使用方法來達成，舉例來說，SiGe壓力源(stressor)可為了上拉MOS裝置PU1及PU2而形成，以改善其驅動電流；而SiC壓力源可為了下拉MOS裝置PD1及PD2而形成，以改善其驅動電流。改善α比例及/或β比例的額外方法包括形成MOS裝置的壓力接觸孔蝕刻停止層。
使用本發明實施例所形成的SRAM存儲單元為讀取優先，部分是因為假使沒有提供動態功率，SRAM存儲單元具有高於寫入邊限的讀取邊限。遍及整個說明，名詞「靜態讀取邊限」與「靜態寫入邊限」使用來參照在沒有提供動態功率的假設下SRAM存儲單元的讀取邊線及寫入邊線。在一個實施例中，靜態讀取邊限以大於靜態寫入邊限大約10mV至大約200mV為較佳，更好是大於大約50mV。在另一些實施例中，靜態寫入邊限小於大約靜態讀取邊限的50％，且以低於大約靜態讀取邊限的20％為較佳。在另一些實施例中，靜態寫入邊限接近於0，這表示，沒有靜態寫入邊限。由於靜態讀取邊限的改善傾向於導致靜態寫入邊限的減少，在一個例子中，靜態讀取邊限可大於大約300mV，而靜態寫入邊限小於大約100mV。通過提供動態功率給寫入操作，操作在動態功率下的SRAM存儲單元的寫入邊限(以下稱作動態寫入邊限)可被改善至期望電平，以相當於與靜態讀取邊限為較佳。
如在此技術領域中的一般已知知識，SRAM存儲單元具有多種變化，例如，六-MOS裝置(6T)、八-MOS裝置(8T)、十二-MOS裝置(12T)、及十四MOS裝置(14T)為一般使用的SRAM架構。前面提供的說明可容易地利用於具有相異數量MOS裝置的SRAM存儲單元。圖5表示6T的實施例，其中，只有兩個通柵MOS裝置包含於SRAM存儲單元。根據執行的操作，關於寫入操作的動態功率與關於讀取操作的靜態功率通過相同的位線BL及BL』及電壓供應節點VDD來提供。
本發明的實施例具有數個優點。首先，改善SRAM存儲單元的SNM。實驗結果已顯示，通過形成非對稱上拉MOS裝置PU1及PU2以及下拉裝置PD1及PD2，在讀取操作的SNM已改善大約7％。在典型的SRAM操作中，讀取操作的數量超過寫入操作的數量。在沒有提供動態功率的需要下，讀取操作較快速，且SRAM存儲單元的整體速度增加。本發明實施例的其他優點為，由於只有讀取操作需要動態功率，因此提供動態功率的電路較不複雜。
本發明雖以較佳實施例公開如上，然其並非用以限定本發明的範圍，任何本領域技術人員，在不脫離本發明的精神和範圍內，當可做些許的更動與潤飾，因此本發明的保護範圍當視後附的權利要求所界定者為準。
權利要求
1.一種半導體架構，包括靜態隨機存取存儲器存儲單元，包括上拉MOS裝置，具有第一驅動電流；下拉MOS裝置，耦接該上拉MOS裝置，且具有第二驅動電流；以及通柵MOS裝置，耦接該上拉MOS裝置及該下拉MOS裝置，且具有第三驅動電流；其中，該第一驅動電流與該第三驅動電流具有介於大約0.5至大約1之間的α比例，且該第二驅動電流與該第三驅動電流具有介於大約1.45與大約5之間的β比例。
2.如權利要求1所述的半導體架構，還包括動態功率電路，耦接該SRAM存儲單元。
3.如權利要求1所述的半導體架構，其中，該α比例介於大約0.6至大約0.7之間。
4.如權利要求1所述的半導體架構，其中，該β比例介於大約1.8至大約2.5之間。
5.如權利要求1所述的半導體架構，其中，該上拉MOS裝置與該下拉MOS裝置中至少一個具有非對稱架構。
6.如權利要求1所述的半導體架構，其中，該下拉MOS裝置具有第一寬-長比，該通柵MOS裝置具有第二寬-長比，且該第一寬-長比與該第二寬-長比具有介於大約1.8至大約5之間的比例。
7.一種靜態隨機存取存儲器存儲單元，包括第一上拉PMOS裝置；第一下拉NMOS裝置，其中，該第一上拉PMOS裝置的源極耦接該第一下拉NMOS裝置的源極；第二上拉PMOS裝置，耦接該第一上拉PMOS裝置與該第一下拉NMOS裝置；第二下拉NMOS裝置，其中，該第二上拉PMOS裝置的源極耦接該第二下拉NMOS裝置的源極，且該第一及第二上拉PMOS裝置與該第一及第二下拉NMOS裝置形成鎖存器；以及通柵MOS裝置，耦接該第一上拉PMOS裝置的源極；其中，該第一及第二上拉PMOS裝置對與該第一及第二下拉NMOS裝置對中至少一對具有非對稱注入區域。
8.如權利要求7所述的靜態隨機存取存儲器存儲單元，其中，該SRAM存儲單元於寫入操作時操作在動態功率下，且於讀取操作時操作在靜態功率下。
9.如權利要求7所述的靜態隨機存取存儲器存儲單元，其中，該SRAM存儲單元的α比例介於大約0.5至大約1之間，且該SRAM存儲單元的β比例介於大約1.45至大約5之間。
10.一種靜態隨機存取存儲器存儲單元，包括至少兩個上拉MOS裝置；至少兩個下拉MOS裝置，耦接所述至少兩個上拉MOS裝置；以及至少兩個通柵MOS裝置，耦接所述至少兩個上拉MOS裝置及所述至少兩個下拉MOS裝置；其中，該SRAM存儲單元具有靜態讀取邊限及靜態寫入邊限，且該靜態讀取邊限實質上大於該靜態寫入邊限。
11.如權利要求10所述的靜態隨機存取存儲器存儲單元，其中，該靜態讀取邊限大於該靜態寫入邊限大約50mV。
12.如權利要求10所述的靜態隨機存取存儲器存儲單元，其中，該靜態寫入邊限小於大約該靜態讀取邊限的50％。
13.如權利要求10所述的靜態隨機存取存儲器存儲單元，其中，該靜態寫入邊限小於大約100mV，且該靜態讀取邊限大於大約300mV。
14.如權利要求13所述的靜態隨機存取存儲器存儲單元，其中，該靜態寫入邊限小於大約0。
15.如權利要求10所述的靜態隨機存取存儲器存儲單元，其中，當該SRAM存儲單元操作在動態功率下時，該靜態隨機存取存儲器存儲單元具有實質上接近該靜態讀取邊限的動態邊限。
全文摘要
一種靜態隨機存取存儲器(static random access memory，SRAM)存儲單元，包括上拉MOS裝置、下拉MOS裝置、以及通柵MOS裝置。上拉MOS裝置具有第一驅動電流。下拉MOS裝置耦接上拉MOS裝置，且具有第二驅動電流。通柵MOS裝置，耦接上拉MOS裝置及下拉MOS裝置，且具有第三驅動電流。第一驅動電流與第三驅動電流具有介於大約0.5至大約1之間的α比例，且第二驅動電流與第三驅動電流具有介於大約1.45與大約5之間的β比例。
文檔編號G11C11/41GK101064188SQ20071010269
公開日2007年10月31日 申請日期2007年4月28日 優先權日2006年4月28日
發明者王屏薇, 米玉傑, 廖宏仁 申請人:臺灣積體電路製造股份有限公司