基於SiN/SiO₂掩蔽技術的納米級CMOS集成電路製備方法

2023-09-16 06:09:55

專利名稱：基於SiN/SiO2掩蔽技術的納米級CMOS集成電路製備方法
技術領域：
本發明屬於半導體集成電路技術領域，尤其涉及一種利用現有的微米級 Si集成電路製造工藝，製造納米級CMOS集成電路的方法。
背景技術：
如今，信息技術已經成為了國民經濟的核心技術，它服務於國民經濟各個 領域，微電子技術是信息技術的關鍵，集成電路更是關鍵中的關鍵。集成電路 自1958年問世以來，發展速度驚人，成為了信息科學技術的核心和國民經濟 發展、國防建設的基石，對世界政治、經濟和文化產生了巨大的影響。作為人 類歷史上發展最快、影響最大、應用最廣泛的技術，集成電路已成為衡量一個 國家科學技術水平、綜合國力和國防力量的重要標誌。
Si集成電路技術發展至今，全世界數以萬億美元的設備和技術投人，已使 Si基工藝形成了非常強大的產業能力。同時，長期的科研投入也使人們對Si 及其工藝的了解，達到十分深入、透徹的地步，因此在集成電路產業中，Si 技術是主流技術，Si集成電路產品是主流產品，佔集成電路產業的90%以上。 儘管微電子學在化合物半導體和其它新材料方面的研究以及在某些領域的應 用取得了很大的進展，但在今後的10 20年，微電子技術仍將以尺寸不斷縮 小的Si基CMOS集成電路工藝作為主流技術，並廣泛應用於與生產、生活息 息相關的國民經濟的各個領域。
1960年代中期，美國仙童公司的高登.摩爾博士發表了以後聞名於世的 "摩爾定律"，該定理指出集成電路晶片上的電晶體數目，約每18個月增 加1倍，性能也提升l倍。同時，集成電路的單位功能成本平均每年降低25% 左右。40多年來，世界半導體產業始終按照這條定律不斷地向前發展。2004 年2月23日英特爾執行長克萊格*貝瑞特在東京舉行的全球信息峰會上表 示，摩爾定律將在未來15到20年依然有效。推動摩爾定律繼續前進的技術動 力是不斷縮小晶片的特徵尺寸。目前，國外90nm技術已經進入規模生產階 段，60nm技術處在導入期，45nm技術正在作前期研發工作，按照國際半導體
技術發展路線圖ITRS， 2010年45nrn技術可以進入規模生產，2018年是18nm。 如要製造小尺寸的CMOS集成電路，就需要新一代的工藝設備，因為目 前尚沒有能夠較好地解決在現有的設備上製造下一代晶片的技術，因此只能通 過工藝設備的更新提高工藝技術水平。經過多年的積累，目前全世界在微電子 產業中的設備和技術投入超過萬億美元，如果僅僅通過設備的更新換代獲得工 藝技術的提升，將造成每18個月淘汰一代設備。這將導致巨大的資源和能源 的浪費，因此，這種現狀嚴重製約了半導體行業的發展。

發明內容
本發明的目的在於提供一種基於SiN/ Si02掩蔽技術的納米級CMOS集成 電路製備方法，以實現在不改變現有設備和增加成本的條件下，用微米級工藝 製備出導電溝道為65 90nm的CMOS集成電路。
為實現上述目的，本發明提供的製備納米級CMOS集成電路的方法，按 如下步驟進行
第一步.在Si襯底上熱氧化一層Si02緩衝層，在該緩衝層上澱積一層SiN， 用於阱區注入的掩蔽；
第二步.在SiN層上分別光刻N阱和P阱，同時進行N阱和P阱的注入 和推進，在Si襯底分別形成P阱和N阱；
第三步.刻蝕掉N阱和P阱上部及其之間的SiN層和Si02層，然後再在 整個襯底表面生長一層Si02緩衝層和SiN層，在SiN層上光刻、氧化形成隔 離區；
第四步.在N阱和P阱上熱氧化生長6 10nm厚的SiO2柵介質層，再分 別在N阱和P阱上澱積一層120 160nm厚的p型摻雜的Ploy-Si和n型摻雜 的Ploy-Si，作為柵極，摻雜濃度>102%1'3;
第五步.在Ploy-Si上澱積生長一層厚度為20 30nm的Si02，作為柵極的 保護層；
第六步.在Si02層上再澱積一層100 150nm厚的Ploy-Si，作為製造過程
中的輔助層，輔助生成側壁；
第七步.在Ploy-Si的區域中刻蝕出符合電路要求的窗口；
第八步.在整個Si襯底上澱積一層90 130nm厚的SiN介質層，覆蓋整
個表面；
第九步.刻蝕襯底表面上的SiN，保留Ploy-Si側壁的SiN;利用Ploy-Si 與SiN的刻蝕速率比(11: 1)，刻蝕SiN表面的Ploy-Si;利用Si02與SiN的
刻蝕速率比(4: 1)，刻蝕掉表面上除Si02側壁區域以外的SiN;再利用Ploy-Si
與SiN的刻蝕速率比，刻蝕掉表面上除Si02側壁區域以外的Ploy-Si，形成 n/pMOSFET的柵極，並在阱區上澱積一層4 8nm厚的Si02,形成柵極側壁 的保護層；
第十步.分別在P阱區進行n型離子注入，自對準生成nMOSFET的源區 和漏區，在N阱區進行p型離子注入，自對準生成pMOSFET的源區和漏區；
第十一步.在n/pMOSFET的柵、源和漏區上光刻引線，構成導電溝道為 65 90nm的CMOS集成電路。
所述的在Ploy-Si的區域中刻蝕出符合電路要求的窗口，是根據微米級工藝 加工的最小線條尺寸和套刻精度的大小確定，通常寬度取1.8 3|im。
所述的柵極長度根據第八步澱積的SiN厚度確定，通常取65 90nm。
本發明具有如下優點
1. 本發明由於利用了等離子刻蝕工藝中Ploy-Si與Si02、 Si02與SiN和 Ploy-Si與SiN的刻蝕速率比和自對準工藝，可以在微米級Si集成電路工藝平 臺上製造出導電溝道65 90nm的CMOS集成電路；
2. 由於本發明所提出的工藝方法均為現有的微米級Si集成電路工藝平臺 中成熟的工藝方法，因此，本發明所提出的納米級CMOS集成電路實現方法 與現有的微米級Si集成電路工藝相兼容；
3. 由於本發明所提出的工藝方法均可在現有的微米級Si集成電路工藝平 臺中實現，因此可以在不用追加任何資金和設備投入的情況下，使現有的微米 級Si集成電路工藝平臺的製造能力大幅提高，並使其製備的CMOS集成電路 的性能提高3 5代；
4. 由於本發明所提出的工藝方法可以實現導電溝道65 90nm的CMOS集 成電路，因此，隨著導電溝道尺寸的減小，集成電路的集成度可以大幅提高， 從而降低了集成電路單位面積的製造成本；
5. 由於用本發明工藝方法製備的CMOS集成電路中器件的導電溝道小，
因此，集成電路的工作頻率顯著提高，實現了國內集成電路加工水平的跨越式發展。


圖l是本發明工藝流程圖2是用本發明方法製備CMOS集成電路的過程示意圖。
具體實施例方式
以下參照附圖1和附圖2，對本發明製備納米級CMOS集成電路的工藝 流程作進一步詳細描述。
實施例1:在Si襯底上製備導電溝道為75nrn的CMOS集成電路，具體 步驟如下
步驟l,澱積掩蔽層，如圖2 (a)所示。
(la)選取晶向為、摻雜濃度為10"cn^左右的p型Si襯底片1;
(lb)在襯底上熱氧化一層20nrn厚的Si02緩衝層2;
(lc)在Si02緩衝層上用等離子增強化學汽相澱積PECVD的方法澱積 80nm厚的SiN層3，用於阱區注入的掩蔽。 步驟2，形成阱區，如圖2 (b)所示。
(2a)在SiN層3上按照相間順序分別光刻P阱區域4和N阱區域5;
(2b)在P阱區域注入硼形成p型區域，在P阱區表面熱氧化生成Si02， 同時進行P阱推進，在襯底1上形成P阱4;
(2c)在N阱區域注入磷形成n型區域，在N阱區表面熱氧化生成Si02 層，同時進行N阱推進，在襯底1上形成N阱5;
(2d)在溫度為800。C的N2氣氛下，同時將N阱和P阱繼續推進到3.5^im深。
步驟3，形成隔離區，如圖2 (c)所示。
(3a)溼法刻蝕掉P阱4和N阱5的上部及其兩者之間的SiN層和Si02
層；
(3b)在整個襯底表面熱氧化一層15nm厚的Si02緩衝層； (3c)在Si02緩衝層上用PECVD的方法澱積生長一層約為90nm厚的SiN 層，並在該SiN層上光刻場隔離區；3d)在隔離區局部熱氧化形成0.8Mm的場區隔離6，將N阱與P阱進行 隔離；
(3e)溼法刻蝕掉P阱4和N阱5表面的SiN和SiCb層。
步驟4，澱積poly-Si並刻蝕窗口 ，如圖2 (d)所示。
(4a)在P阱4和N阱5表面熱氧化生長6nm厚的Si02柵介質層7;
(4b)在Si02柵介質層7上應用PECVD方法分別在N阱和P阱上澱積厚 度均為140nm的p型摻雜的Ploy-Si層8a和n型摻雜的Ploy-Si層8，作為柵 極，摻雜濃度>102011'3;
(4c)在Ploy-Si上應用超高真空化學汽相澱積UHVCVD的方法澱積生長 20nm厚的SiO2層9，作為柵極的保護層；
(4d)在Si02層上再應用PECVD的方法澱積120nm厚的Ploy-Si層10， 這一層主要作為製造過程中的輔助層，輔助生成側壁；
(4e)根據電路需要，在Ploy-Si的區域中刻蝕出符合電路要求的窗口 10a， 該窗口的大小根據微米級工藝加工的最小線條尺寸和套刻精度的大小確定，通 常寬度取2.5^im。
步驟5，澱積SiN介質，如圖2 (e)所示。
在整個Si片上應用PECVD的方法澱積一層110nm厚的SiN介質層11， 覆蓋整個表面。
步驟6，形成柵極，並在柵極側壁澱積保護層，如圖2 (f)所示。
(6a)利用幹法刻蝕的方法將襯底表面的SiN刻蝕掉，保留Ploy-Si側壁的
SiN;
(6b)利用Ploy-Si和SiN的刻蝕速率比(lh 1)，將Si02表面的Ploy-Si 全部刻蝕掉；
(6c)利用Si02和SiN的刻蝕速率比(4: 1)，刻蝕掉襯底表面上除SiN 側壁區域以外的Si02露出底層Ploy-Si;
(6d)利用Ploy-Si和SiN的刻蝕速率比，並以SiN側壁作保護，再刻蝕 掉SiN側壁保護區域以外的Ploy-Si，保留側壁下面的Ploy-Si，形成nMOSFET 的柵極s和pMOSFET的柵極sa，該柵極的長度根據步驟5澱積的SiN厚度確 定，通常取75nm;
(6e)利用溼法腐蝕掉SiN側壁；
(6f)用PECVD的方法在阱區上澱積一層4nm厚的Si02,作為柵極側面 的保護層12。
步驟7,形成n/pMOSFET器件結構，如圖2 (g)所示。
(7a)在P阱區進行n型離子注入，自對準生成nMOSFET的源區13和漏 區14，形成nMOSFET器件17;
(7b)在N阱區進行p型離子注入，自對準生成pMOSFET的源區15和 漏區16，形成pMOSFET器件18。
步驟8，構成CMOS集成電路。
在nMOSFET和pMOSFET的柵、源和漏區上光刻引線，構成導電溝道為 75nm的CMOS集成電路。
實施例2:在SOI襯底上製備導電溝道為65nm的CMOS集成電路，具體 步驟如下
步驟l,澱積掩蔽層，如圖2 (a)所示。
(la)選取晶向為、摻雜濃度為10"cm-s左右的p型SOI襯底片1;
(lb)在襯底上熱氧化一層30nm厚的SiO2緩衝層2;
(lc)在Si02緩衝層上用常壓化學氣相澱積APCVD的方法澱積lOOnm厚 的SiN層3，用於阱區注入的掩蔽。
步驟2，形成阱區，如圖2 (b)所示。
(2a)在SiN層3上按照相間順序分別光刻P阱區域4和N阱區域5;
(2b)在P阱區域注入硼形成p型區域，在P阱區表面熱氧化生成Si02， 同時進行P阱推進，在襯底1上形成P阱4;
(2c)在N阱區域注入磷形成n型區域，在N阱區表面熱氧化生成Si02， 同時進行N阱推進，在襯底1上形成N阱5;
(2d)在溫度為800"C的N2氣氛下，同時將N阱和P阱繼續推進到2pm深。
步驟3，形成隔離區，如圖2 (c)所示。
(3a)溼法刻蝕掉P阱4和N阱5的上部及其兩者之間的SiN層和Si02層； (3b)在整個襯底表面熱氧化一層30nrn厚的Si02緩衝層；
(3c)在Si02緩衝層上用APCVD的方法澱積生長一層約為70nm厚的SiN
層，並在該SiN層上光刻場隔離區；
(3d)在隔離區局部熱氧化形成0.5^m的場區隔離6,將N阱與P阱進行
隔離；
(3e)溼法刻蝕掉P阱4和N阱5表面的SiN和&02層。
步驟4，澱積poly-Si並刻蝕窗口 ，如圖2 (d)所示。
(4a)在P阱4和N阱5表面熱氧化生長8nm厚的Si02柵介質層7;
(4b)在Si02柵介質層7上應用APCVD方法分別在N阱和P阱上澱積厚 度均為120nm的p型摻雜的Ploy-Si層8a和n型摻雜的Ploy-Si層8，作為柵 極，慘雜濃度>102(^3;
(4c)在Ploy-Si上應用UHVCVD的方法澱積生長25nm厚的Si02層9，
作為柵極的保護層；
(4d)在Si02層上再應用APCVD的方法澱積100nm厚的Ploy-Si層10， 這一層主要作為製造過程中的輔助層，輔助生成側壁；
(4e)根據電路需要，在Ploy-Si的區域中刻蝕出符合電路要求的窗口 10a， 該窗口的大小根據微米級工藝加工的最小線條尺寸和套刻精度的大小確定，通 常寬度取1.8^un。
步驟5，澱積SiN介質，如圖2 (e)所示。
在整個Si片上應用APCVD的方法澱積一層90nm厚的SiN介質層11 ，覆 蓋整個表面。
步驟6，形成柵極，並在柵極側壁澱積保護層，如圖2 (f)所示。
(6a)利用幹法刻蝕的方法將襯底表面的SiN刻蝕掉，保留Ploy-Si側壁的
SiN;
(6b)利用Ploy-Si和SiN的刻蝕速率比(11: 1)，將Si02表面的Ploy-Si 全部刻蝕掉；
(6c)利用Si02和SiN的刻蝕速率比(4: 1)，刻蝕掉襯底表面上除SiN 側壁區域以外的Si02露出底層Ploy-Si;
(6d)利用Ploy-Si和SiN的刻蝕速率比，並以SiN側壁作保護，再刻蝕
掉SiN側壁保護區域以外的Ploy-Si，保留側壁下面的Ploy-Si，形成nMOSFET 的柵極s和pMOSFET的柵極sa，該柵極的長度根據步驟5澱積的SiN厚度確 定，通常取65nm;
(6e)利用溼法腐蝕掉SiN側壁；
(6f)用APCVD的方法在阱區上澱積一層6nm厚的Si02，作為柵極側 面的保護層12。
步驟7，形成n/pMOSFET器件結構，如圖2 (g)所示。
(7a)在P阱區進行n型離子注入，自對準生成nMOSFET的源區13和漏 區14，形成nMOSFET器件17;
(7b)在N阱區進行p型離子注入，自對準生成pMOSFET的源區15和 漏區16，形成pMOSFET器件18。
步驟8,構成CMOS集成電路。
在nMOSFET和pMOSFET的柵、源和漏區上光刻引線，構成導電溝道為 65nm的CMOS集成電路。
實施例3:在Si襯底上製備導電溝道為90nm的CMOS集成電路，具體 步驟如下
步驟l，澱積掩蔽層，如圖2 (a)所示。
(la)選取晶向為、摻雜濃度為10"cm's左右的p型Si襯底片l;
(lb)在襯底上熱氧化一層40nm厚的SiO2緩衝層2;
(lc)在Si02緩衝層上用低壓化學氣相澱積LPCVD的方法澱積120nm厚 的SiN層3，用於阱區注入的掩蔽。
步驟2，形成阱區，如圖2 (b)所示。
(2a)在SiN層3上按照相間順序分別光刻P阱區域4和N阱區域5;
(2b)在P阱區域注入硼形成p型區域，在P阱區表面熱氧化生成Si02， 同時進行P阱推進，在襯底1上形成P阱4;
(2c)在N阱區域注入磷形成n型區域，在N阱區表面熱氧化生成Si02， 同時進行N阱推進，在襯底1上形成N阱5;
(2d)在溫度為80(TC的N2氣氛下，同時將N阱和P阱繼續推進到5pm深。
步驟3，形成隔離區，如圖2 (c)所示。
(3a)溼法刻蝕掉P阱4和N阱5的上部及其兩者之間的SiN層和Si02
層；
(3b)在整個襯底表面熱氧化一層60nm厚的Si02緩衝層； (3c)在Si02緩衝層上用LPCVD的方法澱積生長一層約為110nm厚的SiN 層，並在該SiN層上光刻場隔離區；
(3d)在隔離區局部熱氧化形成l拜的場區隔離6，將N阱與P阱進行隔
離；
(3e)溼法刻蝕掉P阱4和N阱5表面的SiN和Si02層。
步驟4,澱積poly-Si並刻蝕窗口，如圖2 (d)所示。
(4a)在P阱4和N阱5表面熱氧化生長10nm厚的Si02柵介質層7;
(4b)在Si02柵介質層7上應用LPCVD方法分別在N阱和P阱上澱積厚 度均為160nm的p型摻雜的Ploy-Si層8a和n型摻雜的Ploy-Si層8，作為柵 極，摻雜濃度>102、111'3;
(4c)在Ploy-Si上應用UHVCVD的方法澱積生長30nm厚的Si02層9，
作為柵極的保護層；
(4d)在Si02層上再應用LPCVD的方法澱積150nm厚的Ploy-Si層10, 這一層主要作為製造過程中的輔助層，輔助生成側壁；
(4e)根據電路需要，在Ploy-Si的區域中刻蝕出符合電路要求的窗口 10a， 該窗口的大小根據微米級工藝加工的最小線條尺寸和套刻精度的大小確定，通 常寬度取3^im。
步驟5，澱積SiN介質，如圖2 (e)所示。
在整個Si片上應用LPCVD的方法澱積一層130nm厚的SiN介質層11，
覆蓋整個表面。
步驟6，形成柵極，並在柵極側壁澱積保護層，如圖2 (f)所示。
(6a)利用幹法刻蝕的方法將襯底表面的SiN刻蝕掉，保留Ploy-Si側壁的
SiN;
(6b)利用Ploy-Si和SiN的刻蝕速率比(11: 1)，將Si02表面的Ploy-Si 全部刻蝕掉；
(6c)利用SK)2和SiN的刻蝕速率比(4: 1)，刻蝕掉襯底表面上除SiN 側壁區域以外的Si02露出底層Ploy-Si;
(6d)利用Ploy-Si和SiN的刻蝕速率比，並以SiN側壁作保護，再刻蝕 掉SiN側壁保護區域以外的Ploy-Si，保留側壁下面的Ploy-Si，形成nMOSFET 的柵極s和pMOSFET的柵極sa,該柵極的長度根據步驟5澱積的SiN厚度確 定，通常取90nm;
(6e)利用溼法腐蝕掉SiN側壁；
(6f)用LPCVD的方法在阱區上澱積一層8nm厚的Si02，作為柵極側面 的保護層12。
步驟7，形成n/pMOSFET器件結構，如圖2 (g)所示。
(7a)在P阱區進行n型離子注入，自對準生成nMOSFET的源區13和漏 區14，形成nMOSFET器件17;
(7b)在N阱區進行p型離子注入，自對準生成pMOSFET的源區15和 漏區16，形成pMOSFET器件18。
步驟8，構成CMOS集成電路。
在nMOSFET和pMOSFET的柵、源和漏區上光刻引線，構成導電溝道為 90nm的CMOS集成電路。
以上實施例不構成對本發明的任何限制。
權利要求
1.一種基於SiN/SiO2掩蔽技術的納米級CMOS集成電路製備方法，按如下步驟進行步驟一.在Si襯底(1)上熱氧化一層SiO2緩衝層(2)，在該緩衝層上澱積一層SiN(3)，用於阱區注入的掩蔽；步驟二.在SiN層上分別光刻N阱和P阱，同時進行N阱和P阱推進，在Si襯底(1)分別形成P阱(4)和N阱(5)；步驟三.刻蝕掉P阱(4)和N阱(5)上部及其之間的SiN層和SiO2層，然後再在整個襯底表面生長一層SiO2緩衝層和SiN層，在SiN層上光刻場隔離區，氧化形成隔離區(6)；步驟四.在N阱和P阱上熱氧化生長6～10nm厚的SiO2柵介質層(7)，再分別在N阱和P阱上澱積一層120～160nm厚的p型摻雜的Ploy-Si層(8a)和n型摻雜的Ploy-Si層(8)，作為柵極，摻雜濃度＞1020cm-3；步驟五.在Ploy-Si上澱積生長一層厚度為20～30nm的SiO2(9)，作為柵極的保護層；步驟六.在SiO2層上再澱積一層100～150nm厚的Ploy-Si(10)，作為製造過程中的輔助層，輔助生成側壁；步驟七.在Ploy-Si的區域中刻蝕出符合電路要求的窗口(10a)；步驟八.在整個Si襯底上澱積一層90～130nm厚的SiN介質層(11)，覆蓋整個表面；步驟九.刻蝕襯底表面上的SiN，保留Ploy-Si側壁的SiN；利用Ploy-Si與SiN的刻蝕速率比(11∶1)，刻蝕SiN表面的Ploy-Si；利用SiO2與SiN的刻蝕速率比(4∶1)，刻蝕掉表面上除SiO2側壁區域以外的SiN；再利用Ploy-Si與SiN的刻蝕速率比，刻蝕掉表面上除SiO2側壁區域以外的Ploy-Si，形成nMOSFET的柵極(s)和pMOSFET的柵極(sa)，並在阱區上澱積一層4～8nm厚的SiO2，形成柵極側壁的保護層(12)；步驟十.在P阱區進行n型離子注入，自對準生成nMOSFET的源區(13)和漏區(14)，在N阱區進行p型離子注入，自對準生成pMOSFET的源區(15)和漏區(16)；步驟十一.在n/pMOSFET的柵、源和漏區上光刻引線，構成導電溝道為65～90nm的CMOS集成電路。
2. 根據權利要求1所述的方法，其中，步驟七所述的在Ploy-Si的區域中刻蝕出符合電 路要求的窗口，是根據微米級工藝加工的最小線條尺寸和套刻精度的大小確定，通常寬度 取1.8~3拜。
3. 根據權利要求1所述的方法，其中，步驟九所述的形成柵極，它的長度根據步驟八 澱積的SiN厚度確定，通常取65 90nm。
4. 一種基於SiN/ Si02掩蔽技術的納米級CMOS集成電路製備方法，包括如下步驟 第l步.在Si襯底(1)上熱氧化一層Si02緩衝層(2)，在該緩衝層上用PECVD的方法澱積一層SiN (3)，用於阱區注入的掩蔽；第2步.在SiN層上分別光刻N阱和P阱，同時進行N阱和P阱推進，在Si襯底(I) 分別形成P阱(4)和N阱(5);第3步，刻蝕掉P阱(4)和N阱(5)上部及其之間的SiN層和Si02層，然後再在整 個襯底表面生長一層Si02緩衝層和SiN層，在SiN層上光刻場隔離區，氧化形成隔離區 (6);第4步.在N阱和P阱上熱氧化生長6nm厚的Si02柵介質層(7),再在該Si02柵介 質層上應用PECVD的方法分別在N阱和P阱上澱積一層厚度均為140nm的p型摻雜的 Ploy-Si層(8a)和n型摻雜的Ploy-Si層(8)，作為柵極，摻雜濃度M2Gcm'3;第5步.在Ploy-Si上應用UHVCVD的方法澱積生長一層厚度為20nm的Si02 (9)，作為柵極的保護層；第6步.在Si02層上再應用PECVD的方法澱積一層120nm厚的Ploy-Si (10),作為 製造過程中的輔助層，輔助生成側壁；第7步.在Ploy-Si的區域中刻蝕出符合電路要求的窗口 (10a);第8步.在整個Si襯底上應用PECVD的方法澱積一層110nm厚的SiN介質層(II) ,覆蓋整個表面；第9步.刻蝕襯底表面上的SiN，保留Ploy-Si側壁的SiN;利用Ploy-Si與SiN的刻 蝕速率比(11: 1)，刻蝕SiN表面的Ploy-Si;利用Si02與SiN的刻蝕速率比 (4: 1),刻蝕掉表面上除Si02側壁區域以外的SiN;再利用Ploy-Si與SiN的刻蝕速率 比，刻蝕掉表面上除Si02側壁區域以外的Ploy-Si,形成nMOSFET的柵極(s)和 pMOSFET的柵極(sa)，最後用PECVD的方法在阱區上澱積一層4nm厚的Si02，形成 柵極側壁的保護層(12); 第IO步.在P阱區進行n型離子注入，自對準生成nMOSFET的源區(13)和漏區 (14)，在N阱區進行p型離子注入，自對準生成pMOSFET的源區(15)和漏區 (16);第ll步.在n/pMOSFET的柵、源和漏區上光刻引線，構成導電溝道為75nm的 CMOS集成電路。
全文摘要
本發明公開了一種基於SiN/SiO2掩蔽技術的納米級CMOS集成電路製備方法。其過程為製造出N/P阱，並在N/P阱上生長Poly-Si/SiO2/Poly-Si多層結構；將最上層的Poly-Si刻蝕成一個窗口，再澱積一層SiN；刻蝕掉表面的SiN層，只保留窗口側面的SiN；利用Ploy-Si與SiN的刻蝕速率比(11∶1)，刻蝕SiN表面的Ploy-Si；利用SiO2與SiN的刻蝕速率比(4∶1)，刻蝕掉表面上除SiO2側壁區域以外的SiN；再利用Ploy-Si與SiN的刻蝕速率比，刻蝕掉除SiO2側壁區域以外的Ploy-Si，形成n/pMOSFET的柵極；離子注入自對準形成n/pMOSFET的源、漏區，形成n/pMOSFET器件；光刻器件的互連線形成導電溝道65～90nm的CMOS集成電路。本發明能夠在微米級Si集成電路加工工藝平臺上，不需要追加任何資金和設備投入的情況下，製造出性能可提高3～5代的CMOS集成電路。
文檔編號H01L21/70GK101359628SQ20081015093
公開日2009年2月4日 申請日期2008年9月12日 優先權日2008年9月12日
發明者宋建軍, 宣榮喜, 張鶴鳴, 戴顯英, 王曉燕, 秦珊珊, 胡輝勇, 斌 舒, 趙麗霞 申請人:西安電子科技大學