帶有觸發元件的低電容矽控整流器的製作方法

2023-09-16 07:23:35 2

專利名稱：帶有觸發元件的低電容矽控整流器的製作方法
技術領域：
本發明大體上涉及半導體裝置，且更明確地說，涉及併入有觸發元件的矽控整流 器(SCR)裝置和製造及操作方法。
背景技術：
集成電路(IC)可能會受到靜電放電(ESD)事件的嚴重破壞，ESD事件致使將 相當大的電壓施加在裝置上。從ESD事件施加的電壓通常大於電路的操作電壓。ESD 偶發事件可能是由於在人體或金屬物體上累積的電荷放電的緣故而發生的。ESD偶發 事件也可能是由於在IC本身上累積的電荷放電的緣故而發生的。
隨著對較高操作速度、較小操作電壓、較高組裝密度和降低成本的需要驅使所有 裝置尺寸的減小，IC中的ESD現象正變得越來越重要。這通常暗示著較薄介電層、具 有較急劇摻雜過渡的較高摻雜水平和較高電場一一歸因於對破壞性ESD事件的敏感性 增加的所有因素。
金屬氧化物半導體(MOS) IC中所使用的一些常見保護方案依賴於與nMOS裝置 相關聯的寄生雙極電晶體，其漏極連接到待保護的引腳且其源極繫到接地。可通過改 變nMOS裝置的柵極氧化物下方的從漏極到源極的nMOS裝置寬度來設置保護水平或 故障閾值。在應力條件下，受保護引腳與接地之間的主要電流傳導路徑包含所述nMOS 裝置的寄生雙極電晶體。此寄生雙極電晶體在引腳相對於接地應力事件為正的情況下 在驟回崩潰區(snapback region)中操作。
在驟回崩潰條件下作為寄生雙極二極體而操作的nMOS保護裝置中出現的主要故 障機制是二次擊穿的開始。二次擊穿是在由載流子發熱補償衝擊電離電流的減少的任 何情況下在裝置中引發熱失控的現象。在由自身發熱產生的應力下在裝置中起始二次 擊穿。已知起始二次擊穿時的峰值nMOS裝置溫度隨應力電流水平的增加而增加。
另一常見ESD保護方案採用矽控整流器(SCR)作為抵制ESD的保護裝置，其中 觸發機制是圍繞保護裝置的一部分的n阱與p型襯底之間的界面處的雪崩傳導。高度 摻雜區連接到寄生電阻器，寄生電阻器接著連接到受保護節點。位於n阱與襯底之間 的交叉點處的寄生電阻器和高度摻雜區提供額外的電流源以在較低電壓下發生雪崩。 然而，如此形成的SCR裝置對於許多半導體裝置來說不夠快。

發明內容
本發明促進靜電放電保護，同時滿足低且/或超低電容要求。因而，可在不對性能 造成負面影響的情況下執行高速操作。本發明採用具有新配置和觸發元件的矽控整流 器(SCR)裝置。所述新配置準許具有高速操作的低且/或超低電容。另外，所述新配 置避免過大的觸發電壓。所述觸發元件允許(例如)根據待保護裝置的操作特徵來為 SCR裝置調整和/或選擇觸發電壓和保持電壓。
根據本發明的一個方面，具有可選擇觸發電壓和保持電壓的矽整流器半導體裝置 包括觸發元件。在半導體主體內形成第一傳導類型的第一阱區。在所述第一阱區內形 成所述第一傳導類型的第一區。在所述第一阱區內形成具有第二傳導類型的第二區。 在鄰近於第一阱區的半導體主體內形成具有所述第二傳導類型的第二阱區。在所述第 二阱區內形成第一傳導類型的第三區。在第二阱區內形成第二傳導類型的第四區。觸 發元件連接到第一區，且將基極觸發電壓和基極保持電壓更改為經更改觸發電壓和經 更改保持電壓。第一端子或墊連接到第二區。第二端子連接到第三區、第四區和觸發 元件。在操作中，第一端子在低阻抗狀態期間響應於正被施加到所述第一端子的經更 改觸發電壓而將電流傳導到第二端子。本發明還揭示其它裝置和方法。


圖1A是常規矽控整流器(SCR)裝置的橫截面圖。 圖1B說明圖1A的裝置的等效示意圖。 圖2是說明常規SCR裝置的典型電流-電壓特徵的曲線圖。 圖3A是根據本發明一個方面的矽控整流器(SCR)裝置的橫截面圖。 圖3B說明根據本發明一個方面的圖3A的裝置的等效示意圖。 圖4是說明根據本發明的SCR裝置的說明性電流-電流特徵的曲線圖。 圖5A是根據本發明一個方面的矽控整流器(SCR)裝置的橫截面圖。 圖5B說明根據本發明一個方面的圖5A的裝置的等效示意圖。 圖6是說明根據本發明的具有觸發元件的SCR裝置的說明性電流-電壓特徵的曲 線圖。
圖7A是根據本發明一個方面的利用一系列二極體作為觸發元件的SCR裝置的橫 截面圖。
圖7B是根據本發明一個方面的利用接地柵極NMOS電晶體作為觸發元件的SCR 裝置的橫截面圖。圖7C是根據本發明一個方面的利用柵極耦合NMOS電晶體作為觸發元件的SCR 裝置的橫截面圖。
圖7D是根據本發明一個方面的利用級聯NMOS電路作為觸發元件的SCR裝置的 橫截面圖。
圖7E是根據本發明一個方面的利用接地漏極PMOS電晶體作為觸發元件的SCR 裝置的橫截面圖。
圖7F是根據本發明一個方面的利用柵極耦合PMOS電晶體作為觸發元件的SCR 裝置的橫截面圖。
圖7G是根據本發明一個方面的利用級聯PMOS電路作為觸發元件的SCR裝置的 橫截面圖。
圖8是根據本發明一個方面的製造和利用具有觸發元件的SCR裝置的方法的流程圖。
圖9是根據本發明一個方面的形成可與SCR ESD裝置一起採用的觸發元件的方法。
具體實施例方式
本發明促進靜電放電保護，同時滿足低且/或超低電容要求。因而，可在不對性能 造成負面影響的情況下執行高速操作。本發明釆用具有新配置和觸發元件的矽控整流 器(SCR)裝置。所述新配置準許具有高速操作的低且/或超低電容。另外，所述新配 置避免過大的觸發電壓。所述觸發元件允許(例如)根據待保護裝置的操作特徵來為 SCR裝置調整和/或選擇觸發電壓和保持電壓。
圖1A是常規矽控整流器(SCR)裝置100的橫截面圖。提供裝置100作為常規 SCR裝置的實例。裝置IOO是叩叩結構，且用於半導體裝置以通過在靜電放電事件和 耗散電流期間接通或操作來減輕來自靜電放電事件的破壞。因而，保護半導體裝置以 免受靜電放電事件影響。
裝置IOO包含半導體主體102，其由一個或一個以上半導體層組成，其中包括半 導體襯底(例如矽)。在半導體主體102內通過選擇性地植入n型摻雜劑來形成n阱區 104。在半導體主體102內且在鄰近於所述n阱區104處通過選擇性地植入p型慘雜劑 來形成p阱區106。在半導體主體102內形成一個或一個以上隔離結構108,以隔離裝 置IOO的各個區並界定有源區。
在所述n阱區104中形成具有n型傳導性的第一區110。在n阱區104中形成具有p型傳導性的第二區112，且通過所述隔離結構108中的一者將所述第二區112與 第一區分離。在p阱區106中形成具有n型傳導性的第三區114，且通過所述隔離結 構108中的一者將所述第三區114與第二區112分離。還在p阱區106中形成具有p 型傳導性的第四區116，且通過所述隔離結構108中的另一者將所述第四區116與第 三區114分離。
第一區110和第二區112連接到待保護裝置的墊118。第三區114和第四區116 連接到處於參考電位的第二端子(通常是接地)。裝置IOO在所述墊118與所述第二端 子120之間存在高阻抗的情況下在高阻抗狀態下操作，且在所述墊118與所述端子120 之間存在低阻抗的情況下在低阻抗狀態下操作。可使裝置100進入低阻抗狀態以減輕 或防止將高電壓施加到受保護裝置。
最初，在不施加電壓的情況下，裝置IOO處於高阻抗狀態。然而，當相對於第二 端子120向墊U8施加觸發電壓或更高電壓時，裝置100從高阻抗狀態改變為低阻抗 狀態。此時，n阱區104變成反向偏置且擊穿。擊穿效應是注射在第二端子120處收 集的正載流子。因而，裝置進入低阻抗，且將電流從墊U8傳導到第二端子120。只 要相對於第二端子120向墊118施加保持電壓或更高電壓，裝置100便保持低阻抗狀 態。
圖1A還包括上覆於裝置的橫截面圖上的等效示意圖。將n阱區104的電阻描繪 為RN，將半導體主體102的電阻描繪為RSUB，將由第二區112、 n阱區104和半導 體主體102形成的pnp電晶體描繪為TN，且將由n阱區104、 p阱區106和第三區114 形成的叩n電晶體描繪為TP。
圖1B說明圖1A的裝置100的等效示意圖。所述等效示意圖在本質上是說明性的， 且沒有必要俘獲裝置100的所有操作特性。
圖1B的示意圖包括RN電阻器、TN電晶體、TP電晶體和RSUB電阻器，所述電 阻器和電晶體在上文中也相對於圖1A進行描述。墊118連接到RN電阻器的第一端子 和TN電晶體的發射極，所述TN電晶體是PNP型雙極結電晶體。TN電晶體的基極連 接到RN電阻器的第二端子和TP電晶體的集電極，所述TP電晶體是NPN型雙極結 電晶體。TN電晶體的集電極連接到RSUB電阻器的第一端子和TP電晶體的基極。TP 電晶體的發射極和RSUB電阻器的第二端子連接到第二端子120。
在沒有向墊118和第二端子120施加電壓的情況下，示意圖最初處於高阻抗狀態。 TN電晶體和TP電晶體兩者均是斷開的，且防止實質電流流動穿過其。在相對於第二 端子120向墊118施加觸發電壓或更高電壓時，所述示意圖從高阻抗狀態轉移到低阻抗狀態。在施加觸發電壓或更高電壓時，n阱區104發生擊穿且電流實質上並聯流動 穿過TN電晶體和RSUB電阻器。向墊118施加至少保持電壓，以便通過保持TN晶 體管接通來維持低阻抗狀態。在施加到墊118的電壓降落為低於保持電壓時，TN晶體 管斷開且示意圖返回到高阻抗狀態。
圖2是說明常規SCR裝置(例如圖1A的裝置100)的典型電流-電壓特徵的曲線 圖。出於說明性目的提供所述曲線圖，以便識別與常規SCR裝置(例如圖1A的裝置 100)相關聯的問題。
x軸涉及施加到常規SCR裝置的墊(例如圖1A的裝置100的墊118)的電壓。x 軸以伏特為單位。y軸涉及流動穿過常規SCR裝置(例如從圖1的裝置100的墊118 流到第二端子120)的電流。線201表示常規SCR裝置的說明性電流-電壓響應。
最初，向墊施加低於觸發電壓202的電壓，這致使裝置保持高阻抗狀態。因而， 由於高阻抗狀態的緣故，少量或沒有電流流動穿過裝置。 一旦所施加的電壓達到觸發 電壓202，裝置接通且從高阻抗狀態改變為低阻抗狀態。在所述說明性常規SCR裝置 中，觸發電壓恰高於10伏。 一旦裝置處於低阻抗狀態，電流增加開始流動穿過裝置， 如線201所示。流動穿過裝置的電流用以降低所施加的電壓並耗散電流和功率，且進 而保護另一半導體裝置或電路。只要向墊施加至少保持電壓203 (在此實例中，其恰 低於2伏)，裝置便保持低阻抗狀態。
一般來說，對於ESD保護，合適ESD裝置應在達到破壞性電壓電平之前啟動， 耗散多餘的電壓和電流，且一旦獲得安全電壓電平，便斷開或鈍化。經常採用常規SCR 裝置來用於ESD保護，因為其提供相對較高的性能且同時需要有限的電路小片區域或 者每單位面積提供較高的ESD性能。然而，線201說明本發明的發明人已經注意到的 與常規SCR裝置有關的許多問題。常規SCR裝置的一個問題是所需的觸發電壓太高， 例如對於觸發電壓202來說恰高於10伏。此類高觸發電壓不能向受保護電路和/或裝 置供應足夠的電壓保護。作為實例，許多電路和/或半導體裝置可能在低於io伏的電 壓(例如，高於6伏的施加電壓)下受到破壞或毀壞。舉例來說，薄氧化物可受高於 或等於6伏的電壓破壞或毀壞。常規SCR裝置的另一問題是所需的保持電壓太低，例 如對於保持電壓203為低於2伏。此類低保持電壓防止常規SCR裝置在返回到正常操 作條件時斷開或鈍化，且可趨向於鎖定。
圖3A是根據本發明一個方面的矽控整流器(SCR)裝置300的橫截面圖。裝置 300是低電容和每單位面積高性能裝置。另外，裝置300採用正向注射觸發機制來代 替電擊穿，例如圖1A的常規SCR裝置IOO所採用的電擊穿機制。裝置300是PNPN結構，且用於半導體裝置以通過在靜電放電事件和耗散電流期間接通或操作來減輕靜 電放電事件的破壞。因而，保護半導體裝置以免受靜電放電事件影響。裝置300包含半導體主體302，其由一個或一個以上半導體層組成，其中包括半 導體襯底(例如矽和/或一個或一個以上外延層)。在半導體主體302內通過選擇性地 植入n型摻雜劑而形成n阱區304。在半導體主體302內且在鄰近於n阱區304處通 過選擇性地植入p型摻雜劑而形成p阱區306。在半導體主體302內形成一個或一個 以上隔離結構308，以隔離裝置300的各個區且界定有源區。在n阱區304中形成具有n型傳導性的第一區310。在n阱區304中形成具有p 型傳導性的第二區312,且通過所述隔離結構308中的一者將所述第二區312與第一 區分離。在p阱區306中形成具有n型傳導性的第三區314，且通過所述隔離結構308 中的一者將所述第三區314與第二區312分離。還在p阱區306中形成具有p型傳導 性的第四區316，且通過所述隔離結構308中的另一者將所述第四區316與第三區314 分離。第二區312連接到待保護裝置的墊318。第一區310、第三區314和第四區316連 接到處於參考電位的第二端子320 (通常是接地)。裝置300在所述墊318與所述第二 端子320之間存在高阻抗的情況下在高阻抗狀態下操作，且在所述墊318與所述端子 320之間存在低阻抗的情況下在低阻抗狀態下操作。可使裝置300進入低阻抗狀態以 減輕或防止將高電壓施加到受保護裝置。在沒有將電壓施加在墊318和第二端子320上的情況下，裝置300處於高阻抗狀 態(還稱為斷開或鈍化狀態)。然而，當相對於第二端子320向墊318施加觸發電壓或 更高電壓時，裝置300從高阻抗狀態改變為低阻抗狀態(還稱為接通或啟動狀態)。此 時，發生正向注射且導致造成低阻抗並將電流從墊318傳導到第二端子320。只要相 對於第二端子320向墊318施加保持電壓或更高電壓，裝置300便保持低阻抗狀態。裝置300所獲得的觸發電壓和保持電壓被稱為基極或未修改觸發電壓和保持電 壓。 一般來說，基極觸發電壓和保持電壓太低而不能用於對一些裝置進行ESD保護。 在另一方面中，下文所描述，添加準許選擇且/或調整觸發電壓和保持電壓的觸發元件。圖3A還包括上覆於裝置的橫截面圖上的等效示意圖。將n阱區304的電阻描繪 為RN,將半導體主體302的電阻描繪為RSUB，將由第二區312、 n阱區304和半導 體主體302形成的p叩電晶體描繪為TN，且將由n阱區304、 p阱區306和第三區314 形成的叩n電晶體描繪為TP。還應注意到，本發明還包括若干替代方面，其中顛倒所述導電性，從而產生NPNP結構。圖3B說明根據本發明一個方面的圖3A的裝置300的等效示意圖。所述等效示意 圖在本質上是說明性的，且沒有必要俘獲裝置300的所有操作特性。圖3B的示意圖包括RN電阻器、TN電晶體、TP電晶體和RSUB電阻器，所述電 阻器和電晶體也在上文中相對於圖3A進行描述。墊318連接到TN電晶體的發射極， 所述TN電晶體是PNP型雙極結電晶體。TN電晶體的基極連接到RN電阻器的第一端 子和TP電晶體的集電極，所述TP電晶體是NPN型雙極結電晶體。TN電晶體的集電 極連接到RSUB電阻器的第一端子和TP電晶體的基極。TP電晶體的發射極、RSUB 電阻器的第二端子和RN電阻器的第二端子連接到第二端子320。在沒有向墊318和第二端子320施加電壓的情況下，示意圖最初處於高阻抗狀態。 TN電晶體和TP電晶體兩者均是斷開的，且防止實質電流流動穿過其。在相對於第二 端子320向墊318施加觸發電壓或更高電壓時，所述示意圖從高阻抗狀態轉移到低阻 抗狀態。在施加觸發電壓或更高電壓時，發生正向注射且電流實質上流動穿過TN晶 體管和RSUB電阻器。向墊318施加至少保持電壓，以便通過保持TN電晶體接通來 維持低阻抗狀態。在施加到墊318的電壓降落為低於保持電壓時，TN電晶體斷開且示 意圖返回到高阻抗狀態。圖4是說明根據本發明的SCR裝置(例如圖3A的裝置300)的說明性電流-電壓 特徵的曲線圖。出於說明性目的提供所述曲線圖，以便促進理解本發明。x軸涉及施加到所述SCR裝置的墊(例如圖3A的裝置300的墊318)的電壓。y 軸涉及流動穿過所述SCR裝置(例如從圖3的裝置300的墊318流到第二端子320) 的電流。線401表示所述SCR裝置的說明性電流-電壓響應。開始，向墊施加低於觸發電壓402的電壓，這致使裝置保持高阻抗狀態。因而， 由於高阻抗狀態的緣故，少量或沒有電流流動穿過裝置。增加施加到墊和第二端子的 電壓，直到其達到觸發電壓402為止。此時，裝置啟動且從高阻抗狀態改變為低阻抗 狀態。請注意，在此實例中，觸發電壓402相對較低(約2伏)。此觸發電壓402比常 規SCR裝置的觸發電壓202低得多。然而，觸發電壓402可能對於一些待保護的半導 體裝置和/或電路來說太低。因而，SCR裝置可能會通過在不需要時交互或啟動來幹擾 此類裝置的正常操作。一旦裝置處於低阻抗狀態或啟動，電流便流動穿過裝置，如線401所示。流動穿 過裝置的電流用以降低所施加電壓且耗散電流和功率，且進而保護另一半導體裝置或 電路。只要施加至少保持電壓403 (在此實例中，其高於l伏)，裝置便保持低阻抗狀態。在此實例中，保持電壓403低於圖2的常規SCR裝置的保持電壓203，然而，本 發明不限於低於常規SCR裝置的保持電壓，且可包括等於且/或高於常規SCR裝置的 保持電壓。保持電壓403在此實例中相對較低，且可導致例如鎖定條件等問題。圖5A是根據本發明一個方面的矽控整流器(SCR)裝置500的橫截面圖。裝置 500是低電容和每單位面積高性能裝置且包括觸發元件，所述觸發元件準許調整且/或 選擇經更改觸發電壓和保持電壓而並非基極觸發電壓和保持電壓。類似於圖3的裝置 300，裝置500改為採用正向注射觸發機制。裝置500是PNPN結構，且用於半導體裝 置以通過在靜電放電事件和耗散電流期間接通或操作來減輕來自靜電放電事件的破 壞。因而，保護主體半導體裝置以免受靜電放電事件影響。裝置500在結構和配置上類似於圖3的裝置300，只是在第一區510與第二端子 520之間存在觸發元件522。因此，省略對共同元件的一些描述。裝置500包含半導體主體502，其中在半導體主體502內通過選擇性地植入n型 摻雜劑而形成n阱區504。在半導體主體502內且在鄰近於n阱區504處通過選擇性 植入p型摻雜劑而形成p阱區506。在半導體主體502內形成一個或一個以上隔離結 構508，以隔離裝置500的各個區且界定有源區。在n阱區504中形成具有n型傳導性的第一區510。在n阱區504中形成具有p 型傳導性的第二區512，且通過所述隔離結構508中的一者將所述第二區512與第一 區分離。在p阱區506中形成具有n型傳導性的第三區514，且通過所述隔離結構508 中的一者將所述第三區514與第二區512分離。還在p阱區506中形成具有p型傳導 性的第四區516，且通過所述隔離結構508中的另一者將所述第四區516與第三區514 分離。在半導體主體502內部或上方形成觸發元件522。在本發明的替代方面中，觸 發元件可形成為與半導體主體502分離。第二區512連接到待保護裝置的墊518。觸發元件522、第三區514和第四區516 連接到處於參考電位的第二端子520 (通常是接地)。第一區510連接到觸發元件522。 裝置500在所述墊518與所述第二端子520之間存在高阻抗的情況下在高阻抗狀態下 操作，且在所述墊518與所述端子520之間存在低阻抗的情況下在低阻抗狀態下操作。 可使裝置500進入低阻抗狀態以減輕或防止將高電壓施加到受保護裝置。觸發元件522產生並準許用於裝置500的經更改觸發電壓和保持電壓來代替圖3 的裝置300的基極觸發電壓和保持電壓。所述經更改觸發電壓大於或等於基極觸發電 壓，且所述經更改保持電壓大於或等於基極保持電壓。觸發元件522在第一區510與第二端子520之間形成電壓差或電壓偏移。所形成的電壓偏移添加到基極觸發電壓和基極保持電壓以獲得經更改觸發電壓和經更改保持 電壓。觸發元件522可包含一個或一個以上單獨組件，以便獲得電壓偏移。在一個實 例中，觸發元件522僅僅是短路，其產生等於基極觸發電壓的經更改觸發電壓和等於 基極保持電壓的經更改保持電壓。在另一實例中，觸發元件522包含一個或一個以上 二極體，其產生較高的經更改觸發電壓和經更改保持電壓。在又一實例中，NMOS或 PMOS電晶體裝置與接地柵極或柵極耦合一起採用，以便獲得經更改觸發電壓和保持 電壓。下文描述可用於觸發元件522的合適配置的一些更具體實例。在沒有將電壓施加在墊518和第二端子520上的情況下，裝置500處於高阻抗狀 態(還稱為斷開或鈍化狀態)。然而，當相對於第二端子520向墊518施加經更改觸發 電壓或更高電壓時，裝置500從高阻抗狀態改變為低阻抗狀態(還稱為接通或啟動狀 態)。此時，發生正向注射且導致造成低阻抗並將電流從墊518傳導到第二端子520。 只要相對於第二端子520向墊518施加經更改保持電壓或更高電壓，裝置500便保持 低阻抗狀態。由於觸發元件522的緣故，裝置500所獲得的觸發電壓和保持電壓是可選擇的且/ 或可配置的。因而，可選擇經更改觸發電壓，以便對特定裝置提供ESD保護。通常， 將經更改觸發電壓選擇為大於操作電壓但小於特定裝置的毀壞性或破壞性電壓。類似 地，可選擇經更改保持電壓，以便準許ESD保護而不會遇到鎖定條件。通常，將經更 改保持電壓選擇為低於特定受保護裝置的操作電壓範圍。另外，圖5A包括上覆於裝置的橫截面圖上的等效示意圖。出於說明性目的來提 供等效示意圖。將n阱區504的電阻描繪為RN，將半導體主體502的電阻描繪為RSUB， 將由第二區512、 n阱區504和半導體主體502形成的pnp電晶體描繪為TN，且將由 n阱區504、 p阱區506和第三區514形成的叩n電晶體描繪為TP。圖5B說明根據本發明一個方面的圖5A的裝置500的等效示意圖。所述等效示意 圖在本質上是說明性的，且沒有必要俘獲裝置500的所有操作特性。圖5B的示意圖包括RN電阻器、觸發元件522、 TN電晶體、TP電晶體和RSUB 電阻器，所述元件也在上文中相對於圖5A進行描述。墊518連接到TN電晶體的發射 極，所述TN電晶體是PNP型雙極結電晶體。TN電晶體的基極連接到RN電阻器的第 一端子和TP電晶體的集電極，所述TP電晶體是NPN型雙極結電晶體。TN電晶體的 集電極連接到RSUB電阻器的第一端子和TP電晶體的基極。TP電晶體的發射極和 RSUB電阻器的第二端子連接到第二端子520。 RN電阻器的第二端子連接到觸發元件 522，觸發元件522本身連接到第二端子520。在沒有向墊518和第二端子520施加電壓的情況下，示意圖最初處於高阻抗狀態。 TN電晶體和TP電晶體兩者均是斷開的，且防止實質電流流動穿過其。在相對於第二 端子520向墊518施加觸發電壓或更高電壓時，所述示意圖從高阻抗狀態轉移到低阻 抗狀態。由於觸發元件522的緣故，經更改觸發電壓至少等於基極觸發電壓。在所施 加電壓現在等於或大於經更改觸發電壓時，發生正向注射且電流實質上流動穿過TN 電晶體和RSUB電阻器。向墊518施加至少經更改保持電壓，以便通過保持TN晶體 管接通來維持低阻抗狀態。在施加到墊518的電壓降落為低於保持電壓時，TN電晶體 斷開且示意圖返回到高阻抗狀態。圖6是說明根據本發明的具有觸發元件的SCR裝置(例如圖5A的裝置500)的 說明性電流-電壓特徵的曲線圖。所述裝置的觸發元件準許經更改觸發電壓和保持電壓 與所述SCR裝置一起採用。出於說明性目的提供所述曲線圖，以便促進理解本發明。x軸涉及施加到所述SCR裝置的墊(例如圖5A的裝置500的墊518)的電壓。y 軸涉及流動穿過所述SCR裝置(例如從圖5的裝置500的墊518流到第二端子520) 的電流。圖6中描繪三條不同曲線，其描繪觸發元件的各種實施方案。線601表示利用短 路作為觸發元件的第一 SCR裝置的說明性電流-電壓響應。此第一 SCR裝置在基極觸 發電壓602和基極保持電壓603下操作。另一線611表示利用單個二極體作為觸發器 元件的第二 SCR裝置的說明性電流-電壓響應。此第二 SCR裝置在經更改觸發電壓612 和經更改保持電壓613下操作，所述經更改電壓從基極觸發電壓和保持電壓增加單個 二極體上的電壓降。又一線621表示利用串聯連接的兩個二極體作為觸發元件的第三 .SCR裝置的說明性電流-電壓響應。第三SCR裝置用經更改觸發電壓622和經更改保 持電壓623進行操作，所述經更改電壓從基極觸發電壓和保持電壓增加所述串聯連接 的兩個二極體上的電壓降，所述電壓降是第二 SCR裝置的量的兩倍。圖6的曲線圖說明如何通過更改觸發元件來獲得不同的經更改觸發電壓和保持電 壓。因此，可配置觸發元件，以便獲得對於待保護的半導體裝置來說恰當或合適的經 更改觸發電壓和保持電壓。下文提供圖7A到7G以便說明可根據本發明而採用的合適觸發元件的實例。所述 實例在本質上是說明性的，且不希望限制或防止根據本發明採用其它合適的觸發元件。 另外，根據本發明準許對以下實例作出改變。圖7A是根據本發明一個方面的利用一系列二極體作為觸發元件722的SCR裝置 700的橫截面圖。所述裝置700是低電容和每單位面積高性能裝置且包括觸發元件，所述觸發元件準許調整且/或選擇經更改觸發電壓和保持電壓而並非基極觸發電壓和 保持電壓。裝置700在結構和配置上類似於圖3的裝置500，只是在第一區710與第二端子 720之間存在觸發元件722。因此，省略對共同元件的一些描述。裝置700包含半導體主體702，其中在半導體主體702內通過選擇性地植入n型 摻雜劑而形成n阱區704。在半導體主體702內且在鄰近於n阱區704處通過選擇性 地植入p型摻雜劑而形成p阱區706。在半導體主體702內形成一個或一個以上隔離 結構708，以隔離裝置700的各個區且界定有源區。在n阱區704中形成具有n型傳導性的第一區710。在n阱區704中形成具有p 型傳導性的第二區712，且通過所述隔離結構708中的一者將所述第二區712與第一 區分離。在p阱區706中形成具有n型傳導性的第三區714，且通過所述隔離結構708 中的一者將所述第三區714與第二區712分離。還在p阱區706中形成具有p型傳導 性的第四區716，且通過所述隔離結構708中的另一者將所述第四區716與第三區714 分離。在半導體主體702內部或上方形成觸發元件722。在本發明的替代方面中，觸 發元件可形成為與半導體主體702分離。第二區712連接到待保護裝置的墊718。觸發元件722、第三區714和第四區716 連接到處於參考電位的第二端子720 (通常是接地)。第一區710連接到觸發元件722。 在第二區712與第三區714之間需要最小間隔724，以獲得裝置的恰當操作。觸發元件722由連接在第一區710與第二端子720之間的一系列二極體組成。所 存在的二極體的數目決定觸發電壓。舉例來說，所述二極體可在半導體主體702內形 成作為形成在n阱區內的p型傳導性區。圖7B是根據本發明一個方面的利用接地柵極NMOS電晶體作為觸發元件722的 SCR裝置700的橫截面圖。此視圖在本質上是說明性的，且經提供以促進理解本發明。此處，採用接地柵極NMOS電晶體作為觸發元件來代替一系列二極體。NMOS晶 體管的柵極連接到第二端子(或接地)。接地柵極NMOS電晶體的擊穿會更改裝置700 的觸發電壓和保持電壓。圖7C是根據本發明一個方面的利用柵極耦合NMOS電晶體作為觸發元件722的 SCR裝置700的橫截面圖。此視圖在本質上是說明性的，且經提供以促進理解本發明。此處，採用柵極耦合NMOS電晶體作為觸發元件722。電容器的第一端子和NMOS 電晶體的源極連接到第一區710。電晶體的柵極連接到電容器的第二端子、電阻器的 第一端子和第二端子720。電阻器的第二端子和電晶體的漏極還連接到第二端子720。NMOS電晶體的擊穿電壓決定所述經更改觸發電壓和所述經更改保持電壓。
圖7D是根據本發明一個方面的利用級聯NMOS電路作為觸發元件722的SCR裝 置700的橫截面圖。此視圖在本質上是說明性的，且經提供以促進理解本發明。
所述級聯電路包含第一 NMOS電晶體726和第二 NMOS電晶體728。所述第一 NMOS電晶體726的源極連接到第一區710。所述NMOS電晶體726的漏極連接到所 述第二 NMOS電晶體728的源極。第一 NMOS電晶體726的柵極、第二 NMOS晶體 管728的柵極和第二 NMOS電晶體的漏極連接到第二端子720。級聯電路的擊穿值決 定裝置700的經更改觸發電壓和保持電壓。
圖7E是根據本發明一個方面的利用接地漏極PMOS電晶體作為觸發元件722的 SCR裝置700的橫截面圖。此視圖在本質上是說明性的，且經提供以促進理解本發明。
觸發元件722包含PMOS電晶體。所述電晶體的漏極連接到第二端子720，且晶 體管的源極和柵極連接到第一區710。接地漏極PMOS電晶體的擊穿值決定裝置700 的觸發電壓和保持電壓。
圖7F是根據本發明一個方面的利用柵極耦合PMOS電晶體作為觸發元件722的 SCR裝置700的橫截面圖。此視圖在本質上是說明性的，且經提供以促進理解本發明。
觸發元件722包含PMOS電晶體。所述電晶體的漏極連接到第二端子720。所述 電晶體的源極連接到第一區710和電阻器的第一端子。電晶體的柵極連接到電阻器的 第二端子和電容器的第一端子。電容器的第二端子還連接到第二端子720。柵極耦合 PMOS電晶體的擊穿值決定裝置700的觸發電壓和保持電壓。
圖7G是根據本發明一個方面的利用級聯PMOS電路作為觸發元件722的SCR裝 置700的橫截面圖。此視圖在本質上是說明性的，且經提供以促進理解本發明。
所述級聯電路包含第一 PMOS電晶體726和第二 PMOS電晶體728。第一 PMOS 電晶體726和第二 PMOS電晶體728可形成在單獨n阱區或共同n阱區中。如果形成 在單獨n阱區中，其導致比在形成在共同n阱區中的情況高的觸發電壓。
第一 NMOS電晶體726的源極連接到第一區710。第一 NMOS電晶體726的漏極 連接到第二 NMOS電晶體728的源極。第一 NMOS電晶體726的柵極、第二 NMOS 電晶體728的柵極和第二 NMOS電晶體的漏極連接到第一區710。級聯PMOS電路的 擊穿值決定裝置700的經更改觸發電壓和保持電壓。
圖8是根據本發明一個方面的製造和利用具有觸發元件的SCR裝置的方法800的 流程圖。方法800製造具有產生相對較低電容和每單位面積高性能的配置的SCR裝置。 所述方法800包括形成允許調節和/或選擇觸發電壓和保持電壓的觸發元件。儘管出於簡化解釋目的，將所述方法800描繪為連續執行。但應了解和明白，本 發明不受所說明的次序限制，因為一些方面可根據本發明以不同次序和/或與除本文描 繪和描述之外的方面同時發生。此外，可能並不需要所有所說明的特徵來實施根據本 發明一個方面的方法。
所述方法800在方框802處開始，其中在半導體主體內形成隔離區，進而在其間 界定有源區。隔離區可形成為淺溝道隔離區(STI)或其它合適的隔離結構。半導體主 體由一個或一個以上半導體層組成，例如矽襯底、外延層、摻雜層、未摻雜層等。
在方框804處，在半導體主體的有源區內形成n阱區。通過選擇性地植入n型摻 雜劑來形成所述n阱區。在方框806處，還在半導體主體的有源區內形成p阱區。通 過選擇性地植入p型摻雜劑來形成所述p阱區。應了解，根據本發明的替代方法，可 替代地通過採用經適當摻雜的襯底材料來形成所述n阱區和p阱區中的一者，例如針 對p阱區釆用p摻雜外延層。
在方框808處，在n阱區中形成具有n型傳導性的第一區。通過選擇性地以選定 劑量和濃度植入n型摻雜劑來形成第一區。在方框810處，在n阱區中形成具有p型 傳導性的第二區，且通過所述隔離結構中的一者將其與第一區分離。通過以選定劑量 和濃度選擇性地植入p型摻雜劑來形成所述第二區。
在方框812處，在p阱區中形成具有n型傳導性的第三區，且通過所述隔離結構 中的一者將其與第二區分離。通過以選定劑量和濃度選擇性地植入n型摻雜劑來形成 所述第三區。在方框814處，還在p阱區中形成具有p型傳導性的第四區，且通過所
述隔離結構中的另一者將其與第三區分離。
在方框816處，與第一區接觸地形成觸發元件。在一個實例中，所述觸發元件可 形成在半導體主體內、上或上方。在另一實例中，觸發元件可形成在單獨裝置中。
觸發元件形成為一個或一個以上獨立裝置，例如二極體、NMOS、 PMOS電晶體 等，其經一起配置以產生經更改觸發電壓和經更改保持電壓。觸發元件經形成以使得 經更改觸發電壓和經更改保持電壓適合於受保護裝置。
在方框818處形成通常連接到待保護的裝置或電路的墊，且其連接到第二區。所 述墊由傳導材料(例如銅或鎢)組成。此到第二區的連接可以是(例如)傳導插銷或 觸點、傳導層和/或其組合。
在方框820處將第二端子形成為與觸發元件、第三區和第四區接觸。通常，第二 端子連接到接地或通常比所述墊所位於的電位低的另一參考電位。此到觸發元件、第 三區和第四區的連接可以是(例如)傳導插銷或觸點、傳導層和/或其組合。第二端子也由傳導材料組成。
圖9是根據本發明一個方面的形成可與SCRESD裝置一起採用的觸發元件的方法 卯0。所述方法900形成觸發元件，以便提供根據受保護裝置的操作特徵而選擇的經更 改觸發電壓和經更改保持電壓。
儘管出於簡化解釋目的，將方法900描繪為連續執行。應了解和理解，本發明不 受所說明的次序限制，因為一些方面可根據本發明以不同次序和/或與除本文描繪和描 述之外的方面同時發生。此外，可能並不需要所有所說明的特徵來實施根據本發明一 個方面的方法。
所述方法在方框902處開始，其中提供SCRESD裝置，其由正向注射觸發且具有 基極觸發電壓和基極保持電壓。SCR裝置類似於由圖8的方法800形成的裝置、圖3 的裝置300、圖5的裝置500和其合適變體。
在方框904處提供受保護裝置的操作特徵。所述操作特徵包括最大或擊穿電壓、 操作電壓範圍等。
在方框906處通過從基極觸發電壓減去基極保持電壓來確定所述裝置的SCR偏移 電壓。在替代方面，可在方框902中提供所述偏移電壓，進而避免在方框906處對其 進行確定。
在方框908處根據至少所述操作特徵和SCR偏移電壓來選擇經更改觸發電壓和經 更改保持電壓。 一般來說，所述經更改觸發電壓經選擇以便小於或等於所述受保護裝 置的最大或擊穿電壓。這準許在向受保護裝置施加破壞性電壓電平之前觸發SCRESD 裝置。所述經更改保持電壓通常經選擇以便小於或低於受保護裝置的操作電壓範圍。 因而，可減輕鎖定條件等。請注意，在本發明的此方面中，經更改觸發電壓與經更改 保持電壓之間的差值大約等於所述偏移值。
在方框910處根據所述經更改觸發電壓和經更改保持電壓來選擇觸發元件的組 合。 一般來說，所述觸發元件經組成以便產生更改的電壓偏移，其添加到基極觸發電 壓和基極保持電壓以產生經更改觸發電壓和經更改保持電壓。所述更改的電壓偏移是 觸發元件的傳導特徵的函數。
作為實例，許多二極體單獨具有約0.7伏的壓降、約2伏的基極觸發電壓和約1 伏的基極保持電壓。而且，選擇約4.1伏的經更改觸發電壓和約3.1伏的經更改保持電 壓。串聯連接的二極體中的三個二極體產生2.1伏的更改的電壓偏移，且產生本實例 的經更改觸發電壓和經更改基極電壓。
接著，在方框912處根據選定組合來形成觸發元件。觸發元件經形成以便與在方框902處提供的SCRESD裝置的第一區和第二端子接觸。作為實例，可通過在半導體 主體內形成一個或一個以上n型阱區且在其中形成p型區來形成二極體。可接著形成 傳導層和/或觸點以串聯連接所述二極體並將所述二極體連接到SCR ESD裝置。請注 意，觸發元件對SCR裝置的電容值具有相對微小作用或沒有作用。這是由於耗散或流 動穿過SCR裝置的電流實質上不會流動穿過觸發元件的事實。
本發明所屬領域的技術人員將容易了解，可在不脫離所主張發明的範圍的情況下 對所描述的示範性實施例和所實施的其它實施例作出修改。
權利要求
1. 一種矽整流器半導體裝置，其包含在半導體主體內形成的第一傳導類型的第一阱區；在所述第一阱區內形成的所述第一傳導類型的第一區；在所述第一阱區內形成的第二傳導類型的第二區；在所述半導體主體內鄰近於所述第一阱區而形成的所述第二傳導類型的第二阱區；在所述第二阱區內形成的所述第一傳導類型的第三區；在所述第二阱區內形成的所述第二傳導類型的第四區；連接到所述第一區的觸發元件，其將基極觸發電壓和基極保持電壓更改為經更改觸發電壓和經更改保持電壓；連接到所述第二區的第一端子；連接到所述第三區、所述第四區和所述觸發元件的第二端子；且其中所述第一端子在低阻抗狀態期間響應於施加到所述第一端子的所述經更改觸發電壓而將電流傳導到所述第二端子。
2. 根據權利要求l所述的裝置，其中所述第一傳導類型是n型，且所述第二傳導類 型是p型；其中所述第一端子是陽極，且所述第二端子是陰極；且其中所述第一 端子是墊，且所述第二端子是接地。
3. 根據權利要求1或2所述的裝置，其中響應於低於施加到所述第一端子的所述經 更改保持電壓的電壓而退出所述低阻抗狀態且進入高阻抗狀態。
4. 根據權利要求1或2所述的裝置，其進一步包含連接到所述第一端子的受保護電 路。
5. 根據權利要求6所述的裝置，其中所述經更改保持電壓小於所述受保護電路的操 作電壓，且所述經更改觸發電壓大於所述受保護電路的所述操作電壓且小於所述 受保護電路的擊穿電壓。
6. 根據權利要求1所述的裝置，其中所述觸發元件包含形成在所述半導體主體內且 連接到所述第二端子的所述第一傳導類型的第五區，和形成在所述半導體主體內 且連接到所述第五區和所述第一區的所述第二傳導類型的第六區。
7. 根據權利要求1所述的裝置，其中所述觸發元件包含多個二極體。
8. 根據權利要求1所述的裝置，其中所述觸發元件包含具有接地漏極或接地柵極配置的MOS裝置。
9. 一種形成並操作帶有觸發元件的矽控整流器裝置的方法，其包含-在半導體主體內形成第一傳導類型的第一阱區；在所述第一阱區內形成所述第一傳導類型的第一區；在所述第一阱區內形成第二傳導類型的第二區；在所述半導體主體內鄰近於所述第一阱區而形成所述第二傳導類型的第二阱 區；在所述第二阱區內形成所述第一傳導類型的第三區； 在所述第二阱區內形成所述第二傳導類型的第四區；根據經更改觸發電壓和經更改保持電壓與所述第一區接觸地形成觸發元件； 形成連接到所述第二區的第一端子；形成連接到所述第三區、所述第四區和所述觸發元件的第二端子；在將小於所述經更改觸發電壓的電壓施加到所述第一端子時維持所述第一端 子與所述第二端子之間的高阻抗狀態；在將至少為所述經更改觸發電壓的電壓施加到所述第一端子時進入所述第一 端子與所述第二端子之間的低阻抗狀態；以及在將小於所述經更改保持電壓的電壓施加到所述第一端子時退出所述第一端 子與所述第二端子之間的所述低阻抗狀態。
10. 根據權利要求9所述的方法，其進一步包含根據受保護電路來選擇所述經更改觸 發電壓和所述經更改保持電壓。
11. 根據權利要求9或IO所述的方法，其中所述第一傳導類型是n型，且所述第二 傳導類型是p型。
全文摘要
本發明提供一種帶有可選擇觸發電壓和保持電壓的矽整流器半導體裝置，其包括觸發元件(522)。在半導體主體(502)內形成第一傳導類型的第一阱區(504)。在所述第一阱區內形成所述第一傳導類型的第一區(510)。在所述第一阱區內形成第二傳導類型的第二區(512)。在所述半導體主體內鄰近於所述第一阱區而形成具有所述第二傳導類型的第二阱區(506)。在所述第二阱區內形成所述第一傳導類型的第三區(514)。在所述第二阱區內形成所述第二傳導類型的第四區(516)。所述觸發元件連接到所述第一區，且將基極觸發電壓和基極保持電壓更改為經更改觸發電壓和經更改保持電壓。第一端子或墊(518)連接到所述第二區。第二端子(502)連接到所述第三區、所述第四區和所述觸發元件。在操作中，所述第一端子在低阻抗狀態期間響應於正被施加到所述第一端子的所述經更改觸發電壓而將電流傳導到所述第二端子。
文檔編號H01L29/74GK101288177SQ200680037955
公開日2008年10月15日 申請日期2006年10月11日 優先權日2005年10月11日
發明者詹路卡·博塞利 申請人:德州儀器公司