半導體器件及製造方法與流程

2023-09-17 05:55:15 1

本發明涉及半導體器件領域，尤其涉及一種半導體器件及製造方法。

背景技術：

隨著高效完備的功率轉換電路和系統需求的日益增加，具有低功耗和高速特性的功率器件最近吸引了很多關注。gan作為一種第三代寬禁帶半導體材料，由於其具有大禁帶寬度(3.4ev)、高電子飽和速率(2×107cm/s)、高擊穿電場(1×1010--3×1010v/cm)，較高熱導率，耐腐蝕和抗輻射性能，在高壓、高頻、高溫、大功率和抗輻照環境條件下具有較強的優勢，被認為是研究短波光電子器件和高壓高頻率大功率器件的最佳材料。

尤其是gan基algan/gan高遷移率電晶體成為功率器件中的研究熱點。algan/gan抑制結處能夠形成高濃度、高遷移率的二維電子氣(2deg)，同時異質結對2deg具有良好的調節作用。但是通常，gan基algan/gan高遷移率電晶體的導通電阻較大，降低了器件性能。

技術實現要素：

本發明提供一種半導體器件及製造方法，用於解決現有的gan基algan/gan高遷移率電晶體的導通電阻較大的問題。

本發明的第一方面提供一種半導體器件，包括：襯底、覆蓋所述襯底上表面且經摻雜的第一gan層、位於所述第一gan層上方且未經摻雜的第二gan層，覆蓋所述第二gan層表面的algan層、設置在所述algan層上的柵極和源極、以及覆蓋所述襯底下表面的漏極；其中，所述第二gan層的底部設置有經摻雜的第三gan層，所述第三gan層與所述第一gan層接觸，所述第三gan層的摻雜類型與所述第一gan層的摻雜類型不同；位於柵極下方的第二gan層穿過所述第三gan層與第一gan層連通，所述algan層的表面內設置有分別位於所述柵極兩側的第一摻雜區和第二摻雜區，所述源 極位於所述第一摻雜區和所述第二摻雜區表面。

本發明的第二方面提供一種半導體器件製造方法，包括：在襯底的上表面依次形成經摻雜的第一gan層和第三gan層，所述第一gan層和所述第三gan層的摻雜類型不同；去除預設區域內的第三gan層，以露出所述第一gan層的表面；在整個器件表面依次形成未經摻雜的第二gan層和algan層；在預設的柵極區域兩側，形成位於所述algan表面內的第一摻雜區和第二摻雜區；在所述柵極區域對應的algan上形成柵極，在所述第一摻雜區和所述第二摻雜區上形成源極，形成覆蓋所述襯底下表面的漏極。

本發明提供的半導體器件及製造方法中，位於襯底表面上依次設置有經參雜的第一gan層、未經摻雜的第二gan層和algan層，在第二gan層的底部設置有與所述第一gan層接觸且經摻雜的第三gan層，柵極下方的第二gan層穿過第三gan層與第一gan層連通，並且algan層的表面內設置有分別位於柵極兩側的第一摻雜區和第二摻雜區，源極則位於該第一摻雜區和第二摻雜區表面上，通過設置第一摻雜區和第二摻雜區，能夠有效減小接觸電阻，進而降低器件的導通電阻和功耗，提高器件性能。

附圖說明

圖1為本發明實施例一提供的半導體器件的剖面結構示意圖；

圖2a為本發明實施例二提供的半導體器件製造方法的流程示意圖；

圖2b為本發明實施例二中在襯底的上表面依次形成第一gan層和第三gan層的流程示意圖；

圖2c為本發明實施例二中形成第一摻雜區和第二摻雜區的流程示意圖；

圖2d為本發明實施例二中形成第一摻雜區和第二摻雜區的流程示意圖；

圖2e為本發明實施例二中形成柵極的流程示意圖；

圖3a為本發明實施例二中執行201之後的所述半導體器件的剖面結構示意圖；

圖3b為本發明實施例二中執行202之後的所述半導體器件的剖面結構示意圖；

圖3c為本發明實施例二中執行203之後的所述半導體器件的剖面結構示意圖；

圖3d為本發明實施例二中執行204之後的所述半導體器件的剖面結構示意圖。

附圖標記：

11-襯底；12-第一gan層；13-第二gan層；

14-algan層；141-第一摻雜區；142-第二摻雜區；

15-柵極；16-源極；17-漏極；

18-第三gan層。

具體實施方式

為使本發明實施例的目的、技術方案和優點更加清楚，下面將結合本發明實施例中的附圖，對本發明實施例中的技術方案進行清楚、完整地描述。為了方便說明，放大或者縮小了不同層和區域的尺寸，所以圖中所示大小和比例並不一定代表實際尺寸，也不反映尺寸的比例關係。

圖1為本發明實施例一提供的半導體器件的剖面結構示意圖，如圖1所示，該器件包括：襯底11、覆蓋襯底11上表面且經摻雜的第一gan層12、位於第一gan層12上方且未經摻雜的第二gan層13，覆蓋第二gan層13表面的algan層14、設置在algan層14上的柵極15和源極16、以及覆蓋襯底11下表面的漏極17；

其中，第二gan層13的底部設置有經摻雜的第三gan層18，第三gan層18與第一gan層12接觸，第三gan層18的摻雜類型與第一gan層12的摻雜類型不同；

位於柵極下方的第二gan層13穿過第三gan層18與第一gan層12連通，algan層14的表面內設置有分別位於柵極兩側的第一摻雜區141和第二摻雜區142，源極16位於第一摻雜區141和第二摻雜區142表面上。

其中，襯底11可以為半導體元素，例如單晶矽、多晶矽或非晶結構的矽或矽鍺(sige)，也可以為混合的半導體結構，例如碳化矽、銻化銦、碲化鉛、砷化銦、磷化銦、砷化鎵或銻化鎵、合金半導體或其組合。在實際應用中，襯底11具體還可以為在半導體襯底上生長的一層或多層半導體薄膜的外延片。可選的，本實施例中的襯底11可以為矽襯底。

具體的，第三gan層18的摻雜類型與第一gan層12的摻雜類型不同， 所述摻雜類型具體包括n型摻雜和p型摻雜。例如，若第三gan層18的摻雜類型為p型摻雜，即第三gan層18為p型gan層，則第一gan層12的摻雜類型為n型摻雜，即第一gan層12為n型gan層。

實際應用中，源極和漏極均可通過金屬層實現。其中，金屬層的材料可以為金、銀、鋁、鉑或鉬，具體材料的選擇可根據實際情況而定。所述柵極可以包括自下而上依次形成的柵介質層和金屬層，可選的，所述柵介質層具體可以為氮化矽層。

為了進一步減小接觸電阻，向algan層中摻入的雜質可以為矽，相應的，第一摻雜區141和第二摻雜區142中摻入的雜質為矽。

進一步的，第一摻雜區141和第二摻雜區142的厚度，可以大於algan層的厚度，即第一摻雜區141和第二摻雜區142延伸至第二gan層13內，以進一步降低導通電阻。

本實施例提供的半導體器件中，位於襯底表面上依次設置有經參雜的第一gan層、未經摻雜的第二gan層和algan層，在第二gan層的底部設置有與所述第一gan層接觸且經摻雜的第三gan層，柵極下方的第二gan層穿過第三gan層與第一gan層連通，並且algan層的表面內設置有分別位於柵極兩側的第一摻雜區和第二摻雜區，源極則位於該第一摻雜區和第二摻雜區表面上，通過設置第一摻雜區和第二摻雜區，能夠有效減小接觸電阻，進而降低器件的導通電阻和功耗，提高器件性能。

圖2a為本發明實施例二提供的半導體器件製造方法的流程示意圖，如圖2a所示，所述方法包括：

201、在襯底的上表面依次形成經摻雜的第一gan層和第三gan層，第一gan層和第三gan層的摻雜類型不同。

具體地，執行201之後的所述半導體器件的剖面結構示意圖如圖3a所示，其中，所述襯底用標號11表示，所述第一gan層用標號12表示，所述第三gan層用標號18表示。

202、去除預設區域內的第三gan層，以露出所述第一gan層的表面。

具體地，執行202之後的所述半導體器件的剖面結構示意圖如圖3b所示。可選的，可以通過刻蝕工藝去除預設區域內的第三gan層。

203、在整個器件表面依次形成未經摻雜的第二gan層和algan層。

具體地，執行203之後的所述半導體器件的剖面結構示意圖如圖3c所示，其中，所述第二gan層用標號13表示，所述algan層用標號14表示。

204、在預設的柵極區域兩側，形成位於algan表面內的第一摻雜區和第二摻雜區。

具體地，執行204之後的所述半導體器件的剖面結構示意圖如圖3d所示，其中，所述第一摻雜區用標號141表示，所述第二摻雜區用標號142表示。

205、在柵極區域對應的algan上形成柵極，在第一摻雜區和第二摻雜區上形成源極，形成覆蓋襯底下表面的漏極。

具體地，執行205之後的所述半導體器件的剖面結構示意圖如圖1所示，其中，所述柵極用標號15表示，所述源極用標號16表示，所述漏極用標號17表示。

其中，襯底可以為半導體元素，例如單晶矽、多晶矽或非晶結構的矽或矽鍺(sige)，也可以為混合的半導體結構，例如碳化矽、銻化銦、碲化鉛、砷化銦、磷化銦、砷化鎵或銻化鎵、合金半導體或其組合。在實際應用中，襯底具體還可以為在半導體襯底上生長的一層或多層半導體薄膜的外延片。可選的，本實施例中的襯底11可以為矽襯底。

具體的，第三gan層的摻雜類型與第一gan層的摻雜類型不同，所述摻雜類型具體包括n型摻雜和p型摻雜。例如，若第三gan層的摻雜類型為p型摻雜，即第三gan層為p型gan層，則第一gan層的摻雜類型為n型摻雜，即第一gan層為n型gan層。

相應的，在一種可實施方式中，如圖2b所示，圖2b為本發明實施例二中在襯底的上表面依次形成第一gan層和第三gan層的流程示意圖，在圖2a所示實施方式的基礎上，201具體可以包括：

301、在所述襯底的表面形成第一gan層，並向所述第一gan層中摻入n型雜質；

302、在第一gan層的表面形成第三gan層，並向所述第三gan層中摻入p型雜質。

其中，n型雜質可以包括但不限於：五價元素砷、磷、銻等。p型雜質 可以包括但不限於：三價元素硼、銦、鎵等。相應的，摻入n型雜質的第一gan層形成n型gan層，摻入p型雜質的第三gan層形成p型gan層。

為了進一步減小接觸電阻，在一種可實施方式中，如圖2c所示，圖2c為本發明實施例二中形成第一摻雜區和第二摻雜區的流程示意圖，在圖2a所示實施方式的基礎上，204具體可以包括：

401、在algan層表面形成阻擋層，通過刻蝕去除位於柵極區域兩側的阻擋層，以露出algan層的表面；

402、向露出的algan層中摻入矽，形成第一摻雜區和第二摻雜區；

403、去除剩餘的阻擋層。

具體的，所述阻擋層在摻雜過程中起到阻擋作用，防止摻雜雜質進入阻擋層覆蓋的區域，可選的，阻擋層可以包括但不限於：光刻膠，氧化矽或氮化矽等。

具體的，為了進一步減小接觸電阻，如圖2d所示，圖2d為本發明實施例二中形成第一摻雜區和第二摻雜區的流程示意圖，在圖2c所示實施方式的基礎上，402具體可以包括：

501、向露出的algan層中摻入矽，形成第一摻雜區和第二摻雜區，且第一摻雜區和第二摻雜區的厚度大於algan層的厚度。

具體的，第一摻雜區和第二摻雜區的厚度可以大於algan層的厚度，即第一摻雜區和第二摻雜區延伸至第二gan層中。

具體的，可以按照預設的工藝流程形成器件的柵極、源區及漏極的製備等。舉例來說，如圖2e所示，圖2e為本發明實施例二中形成柵極的流程示意圖，在前述任一實施方式的基礎上，205中所述在柵極區域對應的algan上形成柵極，具體可以包括：

601、在柵極區域對應的algan表面，依次形成氮化矽層和金屬層。

實際應用中，源極和漏極均可通過金屬層實現。其中，金屬層的材料可以為金、銀、鋁、鉑或鉬，具體材料的選擇可根據實際情況而定。本實施方式中，柵極包括自下而上依次形成的柵介質層和金屬層，可選的，所述柵介質層具體為氮化矽層。

本實施例提供的半導體器件製作方法中，位於襯底表面上依次設置有經參雜的第一gan層、未經摻雜的第二gan層和algan層，在第二gan層的 底部設置有與所述第一gan層接觸且經摻雜的第三gan層，柵極下方的第二gan層穿過第三gan層與第一gan層連通，並且algan層的表面內設置有分別位於柵極兩側的第一摻雜區和第二摻雜區，源極則位於該第一摻雜區和第二摻雜區表面上，通過設置第一摻雜區和第二摻雜區，能夠有效減小接觸電阻，進而降低器件的導通電阻和功耗，提高器件性能。

最後應說明的是：以上各實施例僅用以說明本發明的技術方案，而非對其限制；儘管參照前述各實施例對本發明進行了詳細的說明，本領域的普通技術人員應當理解：其依然可以對前述各實施例所記載的技術方案進行修改，或者對其中部分或者全部技術特徵進行等同替換；而這些修改或者替換，並不使相應技術方案的本質脫離本發明各實施例技術方案的範圍。