數據流存儲方法及現場可編程門陣列的製作方法
2023-09-16 15:47:55 1
數據流存儲方法及現場可編程門陣列的製作方法
【專利摘要】本發明實施例提供了一種非易失性可編程邏輯器件的數據流存儲方法以及現場可編程門陣列，所述方法包括：從數據接口接收編程指令，所述的編程指令用於指示對易失性存儲器進行編程；根據所述的編程指令對易失性存儲器進行編程操作，配置數據流文件；從數據接口接收複製指令，所述的複製指令用於指示將易失性存儲器中的數據流文件複製到所述的非易失性存儲器；根據所述的複製指令將數據流文件複製到所述的非易失性存儲器。解決了現有技術中帶有易失性存儲器諸如SRAM的非易失性FPGA器件僅能實現將數據流文件從EEPROM複製到SRAM，無法實現數據流文件在EEPROM與SRAM之間的雙向傳輸的技術難題。
【專利說明】數據流存儲方法及現場可編程門陣列
【技術領域】
[0001]本發明關於數據流存儲技術，特別是關於可編程門陣列FPGA的數據流存儲技術，具體的講是一種非易失性可編程邏輯器件的數據流存儲方法及現場可編程門陣列。
【背景技術】
[0002]FPGA是一種可以在上電之後，再把需要的控制程序進行輸入的晶片。因此，FPGA不是固定的電路，而是一種可以視需要而改變功能的晶片，FPGA的功能可以隨著輸入的數據而改變。
[0003]FPGA從存儲編程數據的特性來講，一般分為易失性FPGA和非易失性FPGA兩種。易失性FPGA通常採用SRAM存儲器來存放編程數據流文件。在器件上電時，一般需要由外部CPU編程，或者自動由外部的非易失性存儲器中加載編程數據流文件。而非易失性FPGA由於自身存儲器中已保留編程數據流文件，上電後即可進如工作狀態。
[0004]非易失性FPGA的實現主要有兩種情景:一種是用非易失性存儲器直接控制邏輯電路。目前所有的SPLD (簡單PLD)、CPLD (複雜PLD)和部分非易失性FPGA都是採用此方式。另一種非易失性FPGA是以SRAM直接控制邏輯電路，但在晶片上同時有非易失性存儲器。在器件上電時，編程數據流文件會從非易失性存儲器自動加載到SRAM中。
[0005]專利號為6828823的美國專利申請涉及帶有SRAM的非易失性FPGA器件，該申請公開的FPGA器件通過FPGA外部的JTAG接口或CPU接口對SRAM直接編程，編程結束後FPGA可進如工作狀態。另一種方式是通過FPGA外部的JTAG接口對EEPROM編程。結束後FPGA會接受指令自動從EEPROM複製整個數據流文件到SRAM中。複製結束後FPGA可進如工作狀態。此類FPGA器件存在的主要問題在於工作過程較為複雜，僅能實現將數據流文件從EEPROM複製到SRAM，無法實現數據流文件在EEPROM與SRAM之間的雙向傳輸，因此需要用戶需要掌握對兩種或多種的存儲器的編程操作，降低了用戶體驗。
【發明內容】
[0006]本發明實施例提供了一種非易失性可編程邏輯器件的數據流存儲方法以及現場可編程門陣列，簡化了用戶對帶有易失性存儲器諸如SRAM的非易失性FPGA器件的編程方法，通過FPGA中的控制電路模塊，在外部的指令下，可將易失性存儲器中的數據流文件自動複製到非易失性存儲器中，從而完成對非易失性FPGA的編程。
[0007]本發明的目的之一是，提供一種非易失性可編程邏輯器件PLD的數據流存儲方法，所述的非易失性可編程邏輯器件包括非易失性存儲器以及易失性存儲器，所述的方法包括:從數據接口接收編程指令，所述的編程指令用於指示對易失性存儲器進行編程；根據所述的編程指令對易失性存儲器進行編程操作，配置數據流文件；從數據接口接收複製指令，所述的複製指令用於指示將易失性存儲器中的數據流文件複製到所述的非易失性存儲器；根據所述的複製指令將數據流文件複製到所述的非易失性存儲器。
[0008]本發明的目的之一是，提供一種非易失性可編程邏輯器件PLD的數據流存儲方法，所述的非易失性可編程邏輯器件包括非易失性存儲器以及易失性存儲器，所述的方法包括:從數據接口接收編程指令，所述的編程指令用於指示對易失性存儲器和非易失性存儲器進行編程；根據所述的編程指令對所述的易失性存儲器進行編程操作，配置數據流文件；根據所述的編程指令對所述的非易失性存儲器進行編程操作，配置第二數據流文件；從數據接口接收複製指令，所述的複製指令用於指示將數據流文件從易失性存儲器複製到所述的非易失性存儲器，將第二數據流文件從非易失性存儲器複製到所述的易失性存儲器；根據所述的複製指令將數據流文件從易失性存儲器複製到所述的非易失性存儲器，將第二數據流文件從非易失性存儲器複製到所述的易失性存儲器。
[0009]本發明的目的之一是，提供一種現場可編程門陣列，包括非易失性存儲器、易失性存儲器、數據接口、數據流傳輸器以及TAP控制器，所述的數據接口，用於接收編程指令，所述的編程指令用於指示TAP控制器對易失性存儲器和非易失性存儲器進行編程操作；所述的TAP控制器，用於根據所述的編程指令對所述的易失性存儲器進行編程操作，配置數據流文件，根據所述的編程指令對所述的非易失性存儲器進行編程操作，配置第二數據流文件；所述的數據接口，還用於接收複製指令，所述的複製指令用於指示將數據流文件從易失性存儲器複製到所述的非易失性存儲器，將第二數據流文件從非易失性存儲器複製到所述的易失性存儲器；所述的數據流傳輸器，用於根據所述的複製指令將數據流文件從易失性存儲器複製到所述的非易失性存儲器，將第二數據流文件從非易失性存儲器複製到所述的易失性存儲器。
[0010]本發明的有益效果在於，解決了現有技術中帶有易失性存儲器諸如SRAM的非易失性FPGA器件僅能實現將數據流文件從EEPROM複製到SRAM，無法實現數據流文件在EEPROM與SRAM之間的雙向傳輸的技術難題，簡化了用戶對帶有易失性存儲器諸如SRAM的非易失性FPGA器件的編程方法，通過FPGA中的控制電路模塊，在外部的指令下，可將易失性存儲器中的數據流文件自動複製到非易失性存儲器中，從而完成對非易失性FPGA的編程，實現了數據流文件在EEPROM與SRAM之間的雙向傳輸，提高了用戶體驗。
【專利附圖】
【附圖說明】
[0011]為了更清楚地說明本發明實施例或現有技術中的技術方案，下面將對實施例或現有技術描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發明的一些實施例，對於本領域普通技術人員來講，在不付出創造性勞動性的前提下，還可以根據這些附圖獲得其他的附圖。
[0012]圖1為本發明實施例提供的一種非易失性可編程邏輯器件的數據流存儲方法的實施方式一的流程圖；
[0013]圖2為本發明實施例提供的一種非易失性可編程邏輯器件的數據流存儲方法的實施方式二的流程圖；
[0014]圖3為圖1中的步驟S104的具體流程圖；
[0015]圖4為本發明實施例提供的另一種非易失性可編程邏輯器件的數據流存儲方法的流程圖；
[0016]圖5為圖4中的步驟S105的實施方式一的具體流程圖；
[0017]圖6為圖4中的步驟S405的實施方式二的具體流程圖；[0018]圖7為本發明實施例提供的一種現場可編程門陣列的結構示意圖；
[0019]圖8為本發明實施例提供的一種現場可編程門陣列的編程示意圖；
[0020]圖9為本發明實施例提供的一種現場可編程門陣列的控制電路及接口示意圖；
[0021]圖10為現場可編程門陣列的控制電路模塊及接口的一種實施例的示意圖；
[0022]圖11為本發明實施例提供的一種現場可編程門陣列中數據雙向傳輸的電路原理框圖；
[0023]圖12為本發明實施例提供的一種現場可編程門陣列中數據雙向傳輸的具體電路圖。
【具體實施方式】
[0024]下面將結合本發明實施例中的附圖，對本發明實施例中的技術方案進行清楚、完整地描述，顯然，所描述的實施例僅僅是本發明一部分實施例，而不是全部的實施例。基於本發明中的實施例，本領域普通技術人員在沒有做出創造性勞動前提下所獲得的所有其他實施例，都屬於本發明保護的範圍。
[0025]圖7為本發明實施例提供的一種現場可編程門陣列的結構示意圖，由圖7可知，本發明提供的現場可編程門陣列具體包括:非易失性存儲器100、易失性存儲器200、數據接口、數據流傳輸器400以及TAP控制器500，
[0026]其中，所述的數據接口，用於接收編程指令，所述的編程指令用於指示TAP控制器500對易失性存儲器200和非易失性存儲器100進行編程操作。數據接口在具體的實施方式中，可為CPU接口 301和/或JTAG接口 302，易失性存儲器可為SRAM，非易失性存儲器可為EEPROM或快閃記憶體。
[0027]所述的TAP控制器500，用於根據所述的編程指令對所述的易失性存儲器200進行編程操作，配置數據流文件，根據所述的編程指令對所述的非易失性存儲器100進行編程操作，配置第二數據流文件；
[0028]所述的數據接口，還用於接收複製指令，所述的複製指令用於指示將數據流文件從易失性存儲器200複製到所述的非易失性存儲器100，將第二數據流文件從非易失性存儲器100複製到所述的易失性存儲器200 ；
[0029]所述的數據流傳輸器400，用於根據所述的複製指令將數據流文件從易失性存儲器200複製到所述的非易失性存儲器100，將第二數據流文件從非易失性存儲器100複製到所述的易失性存儲器200。
[0030]圖7顯示了 FPGA中易失性存儲器和非易失性存儲器的一種結構示意圖，在該圖中，非易失性存儲器有兩塊，易失性存儲器有多快，在本發明的其他實施方式中，根據實際使用的不同需求，非易失性存儲器可以設置成一塊或多塊，其功能主要為存貯數據。易失性存儲器除能存貯數據外，還可以直接控制邏輯，使FPGA工作。在具體的實施方式中，易失性存儲器諸如可為SRAM，非易失性存儲器諸如可為EEPROM或快閃記憶體。
[0031]圖8為本發明實施例提供的一種現場可編程門陣列的編程示意圖，圖8顯示了在FPGA中如何進行編程。編程可以通過JTAG接口或CPU接口傳輸的編程指令，由TAP控制器對SRAM或EEPROM或快閃記憶體直接編程。編程結束後FPGA會接受複製指令，數據流文件自動從EEPROM複製到SRAM中，數據流文件在EEPROM與SRAM之間進行雙向傳輸，之後FPGA可進入工作狀態。
[0032]圖9為本發明實施例提供的一種現場可編程門陣列的控制電路及接口示意圖，數據流文件一旦已存在SRAM中，根據從JTAG接口或CPU接口傳過來的一個複製指令，TAP控制器就可以自動將SRAM中的數據流文件寫入EEPROM/快閃記憶體中。
[0033]圖10為現場可編程門陣列的控制電路模塊及接口的一種實施例的示意圖，在該【具體實施方式】中，JTAG接口通過1149.1來實現，TAP控制器通過複製模式、P1532、以及CPU模式實現。數據流文件一旦已存在SRAM中，根據從1149.1JTAG接口或CPU接口傳過來的一個指令，複製模式快就可以自動將SRAM中的數據流文件寫入EEPROM/快閃記憶體中。
[0034]圖11為本發明實施例提供的一種現場可編程門陣列中數據雙向傳輸的電路原理框圖，由圖11可知，本發明中的數據傳輸器400包括第一地址指針移位寄存器ASR、第二地址指針移位寄存器以及數據移位寄存器DSR，
[0035]本發明的EEPROM與SRAM的雙向數據傳輸時，地址指針移位寄存器(AddressShift Register)選擇SRAM和EEPROM中數據的地址，要保證是同一地址。通過數據移位地址指針移位寄存器(Address Shift Register)實現數據從一方交換到另一方。
[0036]其中，數據流文件從易失性存儲器複製到非易失性存儲器時，所述的第一地址指針移位寄存器，用於接收所述的複製指令，根據所述的複製指令依次選擇易失性存儲器中每個數據流文件對應的地址；
[0037]所述的第二地址指針移位寄存器，用於選擇非易失性存儲器中與所述的每個數據流文件對應的地址相同的地址；
[0038]所述的數據移位寄存器，用於依次將每個數據流文件從所述的易失性存儲器複製到所述的非易失性存儲器。
[0039]當第二數據流文件從非易失性存儲器複製到易失性存儲器時，所述的第二地址指針移位寄存器，用於接收所述的複製指令，根據所述的複製指令依次選擇非易失性存儲器中每個第二數據流文件對應的地址；
[0040]所述的第一地址指針移位寄存器，用於選擇易失性存儲器中與所述的每個第二數據流文件對應的地址相同的地址；
[0041]所述的數據移位寄存器，用於依次將每個第二數據流文件從所述的非易失性存儲器複製到所述的易失性存儲器。
[0042]圖11中，SRAM和非易失性存儲器更進一步定義為N*M大小的兩維矩陣。地址指針移位寄存器(Address Shift Register)長度為N+l ;通過數據移位寄存器(Data ShiftRegister)長度為M+1。圖11中顯示的是第η位地址的一排數據正在從SRAM中被複製到非易失性存儲器當中。其中，圖12所示的是以第m位單元為例的具體電路原理圖。圖12的電路單元重複M+1次就構成了 DSR，控制信號決定了 DSR的功能。
[0043]圖1為本發明實施例提供的一種非易失性可編程邏輯器件的數據流存儲方法的實施方式一的流程圖，所述的非易失性可編程邏輯器件包括非易失性存儲器以及易失性存儲器，由圖1可知，所述的現場可編程門陣列中的數據流存儲方法包括:
[0044]SlOl:從數據接口接收編程指令，所述的編程指令用於指示對易失性存儲器進行編程，數據接口在具體的實施方式中，可為CPU接口 301和/或JTAG接口 302，易失性存儲器可為SRAM，非易失性存儲器可為EEPROM或快閃記憶體。[0045]S102:根據所述的編程指令對易失性存儲器進行編程操作，配置數據流文件。圖8為本發明實施例提供的一種現場可編程門陣列的編程示意圖，圖8顯示了在FPGA中如何進行編程。編程可以通過JTAG接口或CPU接口傳輸的編程指令，由TAP控制器對SRAM直接編程。編程結束後FPGA會接受複製指令，數據流文件自動從SRAM複製到EEPROM中，之後FPGA可進入工作狀態。
[0046]S103:從數據接口接收複製指令，所述的複製指令用於指示將易失性存儲器中的數據流文件複製到所述的非易失性存儲器；
[0047]S104:根據所述的複製指令將數據流文件複製到所述的非易失性存儲器。
[0048]該方法實現了數據流文件從易失性存儲器複製到非易失性存儲器。在本發明的【具體實施方式】中，根據實際使用的不同需求，非易失性存儲器可以設置成一塊或多塊，其功能主要為存貯數據。易失性存儲器除能存貯數據外，還可以直接控制邏輯，使FPGA工作。在具體的實施方式中，易失性存儲器諸如可為SRAM，非易失性存儲器諸如可為EEPROM或快閃記憶體。
[0049]圖2為本發明實施例提供的一種非易失性可編程邏輯器件的數據流存儲方法的實施方式二的流程圖，由圖2可知，該方法除了上述步驟外，還包括S205:所述的非易失性存儲器存儲所述的數據流文件。
[0050]圖3為圖1中的步驟S104的具體流程圖，由圖3可知，步驟S104具體包括:
[0051]S301:地址指針移位寄存器接收所述的複製指令；
[0052]S302:所述的地址指針移位寄存器依次選擇易失性存儲器中每個數據流文件對應的地址；
[0053]S303:地址指針移位寄存器選擇非易失性存儲器中與所述的每個數據流文件對應的地址相同的地址；
[0054]S304:數據移位寄存器依次將每個數據流文件從所述的易失性存儲器複製到所述的非易失性存儲器。
[0055]圖11為本發明實施例提供的一種現場可編程門陣列中數據流文件傳輸的電路原理框圖，由圖11可知，本發明中的數據傳輸器400包括第一地址指針移位寄存器ASR、第二地址指針移位寄存器以及數據移位寄存器DSR，
[0056]本發明的EEPROM與SRAM的數據傳輸時，地址指針移位寄存器(Address ShiftRegister)選擇SRAM和EEPROM中數據的地址，要保證是同一地址。通過數據移位地址指針移位寄存器(Address Shift Register)實現數據從一方交換到另一方。
[0057]圖11中，SRAM和非易失性存儲器更進一步定義為N*M大小的兩維矩陣。地址指針移位寄存器(Address Shift Register)長度為N+l ;通過數據移位寄存器(Data ShiftRegister)長度為M+1。圖11中顯示的是第η位地址的一排數據正在從SRAM中被複製到非易失性存儲器當中。其中，圖12所示的是以第m位單元為例的具體電路原理圖。圖12的電路單元重複M+1次就構成了 DSR，控制信號決定了 DSR的功能。
[0058]圖4為本發明實施例提供的另一種非易失性可編程邏輯器件的數據流存儲方法的流程圖，由圖4可知，該方法具體包括:
[0059]S401:從數據接口接收編程指令，所述的編程指令用於指示對易失性存儲器和非易失性存儲器進行編程；數據接口在具體的實施方式中，可為CPU接口 301和/或JTAG接口 302，易失性存儲器可為SRAM，非易失性存儲器可為EEPROM或快閃記憶體。[0060]S402:根據所述的編程指令對所述的易失性存儲器進行編程操作，配置數據流文件；
[0061]S403:根據所述的編程指令對所述的非易失性存儲器進行編程操作，配置第二數據流文件；圖8為本發明實施例提供的一種現場可編程門陣列的編程示意圖，圖8顯示了在FPGA中如何進行編程。編程可以通過JTAG接口或CPU接口傳輸的編程指令，由TAP控制器對SRAM直接編程。編程結束後FPGA會接受複製指令，數據流文件自動從SRAM複製到EEPROM中，之後FPGA可進入工作狀態。
[0062]S404:從數據接口接收複製指令，所述的複製指令用於指示將數據流文件從易失性存儲器複製到所述的非易失性存儲器，將第二數據流文件從非易失性存儲器複製到所述的易失性存儲器；
[0063]S405:根據所述的複製指令將數據流文件從易失性存儲器複製到所述的非易失性存儲器，將第二數據流文件從非易失性存儲器複製到所述的易失性存儲器。
[0064]該方法實現了數據流文件從易失性存儲器複製到所述的非易失性存儲器，第二數據流文件從非易失性存儲器複製到所述的易失性存儲器，即實現了數據流文件在易失性存儲器與非易失性存儲器之間的雙向傳輸。在本發明的【具體實施方式】中，根據實際使用的不同需求，非易失性存儲器可以設置成一塊或多塊，其功能主要為存貯數據。易失性存儲器除能存貯數據外，還可以直接控制邏輯，使FPGA工作。在具體的實施方式中，易失性存儲器諸如可為SRAM，非易失性存儲器諸如可為EEPROM或快閃記憶體。
[0065]圖11為本發明實施例提供的一種現場可編程門陣列中數據雙向傳輸的電路原理框圖，由圖11可知，本發明中的數據傳輸器400包括第一地址指針移位寄存器ASR、第二地址指針移位寄存器以及數據移位寄存器DSR，
[0066]本發明的EEPROM與SRAM的雙向數據傳輸時，地址指針移位寄存器(AddressShift Register)選擇SRAM和EEPROM中數據的地址，要保證是同一地址。通過數據移位地址指針移位寄存器(Address Shift Register)實現數據從一方交換到另一方。
[0067]圖5為圖4中的步驟S405的實施方式一的具體流程圖，該實施方式顯示的數據流文件從易失性存儲器複製到非易失性存儲器，由圖5可知，步驟S105具體包括:
[0068]S501:地址指針移位寄存器接收所述的複製指令；
[0069]S502:所述的地址指針移位寄存器依次選擇易失性存儲器中每個數據流文件對應的地址；
[0070]S503:地址指針移位寄存器選擇非易失性存儲器中與所述的每個數據流文件對應的地址相同的地址；
[0071]S504:數據移位寄存器依次將每個數據流文件從所述的易失性存儲器複製到所述的非易失性存儲器。
[0072]圖6為圖4中的步驟S405的實施方式二的具體流程圖，該實施方式為第二數據流文件從非易失性存儲器複製到易失性存儲器，由圖6可知，步驟S405具體包括:
[0073]S601:地址指針移位寄存器接收所述的複製指令；
[0074]S602:地址指針移位寄存器依次選擇非易失性存儲器中每個第二數據流文件對應的地址；
[0075]S603:地址指針移位寄存器選擇易失性存儲器中與所述的每個第二數據流文件對應的地址相同的地址；
[0076]S604:數據移位寄存器依次將每個第二數據流文件從所述的非易失性存儲器複製到所述的易失性存儲器。
[0077]圖11中，SRAM和非易失性存儲器更進一步定義為N*M大小的兩維矩陣。地址指針移位寄存器(Address Shift Register)長度為N+l ;通過數據移位寄存器(Data ShiftRegister)長度為M+1。圖11中顯示的是第η位地址的一排數據正在從SRAM中被複製到非易失性存儲器當中。其中，圖12所示的是以第m位單元為例的具體電路原理圖。圖12的電路單元重複M+1次就構成了 DSR，控制信號決定了 DSR的功能。
[0078]下面結合具體的實施例，詳細描述本發明的一種非易失性可編程邏輯器件的數據流存儲方法以及現場可編程門陣列。以1149.1來作例子:先通過1149.1(JTAG)接口對SRAM編程。在編程結束以後，發一個「複製」指令給複製控制電路模塊。此控制電路將起動從SRAM讀取數據並將對EEPROM進行編程。編程接數後，制控制電路模塊用一個信號告知用戶，編程結束。
[0079]綜上所述，本發明解決了現有技術中帶有易失性存儲器諸如SRAM的非易失性FPGA器件僅能實現將數據流文件從EEPROM複製到SRAM，無法實現數據流文件在EEPROM與SRAM之間的雙向傳輸的技術難題，簡化了用戶對帶有易失性存儲器諸如SRAM的非易失性FPGA器件的編程方法，通過FPGA中的控制電路模塊，在外部的指令下，可將易失性存儲器中的數據流文件自動複製到非易失性存儲器中，從而完成對非易失性FPGA的編程，實現了數據流文件在EEPROM與SRAM之間的雙向傳輸，提高了用戶體驗。
[0080]本領域普通技術人員可以理解實現上述實施例方法中的全部或部分流程，可以通過電腦程式來指令相關的硬體來完成，所述的程序可存儲於一般計算機可讀取存儲介質中，該程序在執行時，可包括如上述各方法的實施例的流程。其中，所述的存儲介質可為磁碟、光碟、只讀存儲記憶體(Read-OnlyMemory, ROM)或隨機存儲記憶體(Random AccessMemory, RAM)等。
[0081]本發明中應用了具體實施例對本發明的原理及實施方式進行了闡述，以上實施例的說明只是用於幫助理解本發明的方法及其核心思想；同時，對於本領域的一般技術人員，依據本發明的思想，在【具體實施方式】及應用範圍上均會有改變之處，綜上所述，本說明書內容不應理解為對本發明的限制。
【權利要求】
1.一種非易失性可編程邏輯器件PLD的數據流存儲方法，其特徵是，所述的非易失性可編程邏輯器件包括非易失性存儲器以及易失性存儲器，所述的方法包括: 從數據接口接收編程指令，所述的編程指令用於指示對易失性存儲器進行編程； 根據所述的編程指令對易失性存儲器進行編程操作，配置數據流文件； 從數據接口接收複製指令，所述的複製指令用於指示將易失性存儲器中的數據流文件複製到所述的非易失性存儲器； 根據所述的複製指令將數據流文件複製到所述的非易失性存儲器。
2.根據權利要求1所述的數據流存儲方法，其特徵是，所述的數據接口包括CPU接口和/ 或 JTAG 接口。
3.根據權利要求1所述的數據流存儲方法，其特徵是，所述的方法還包括: 所述的非易失性存儲器存儲所述的數據流文件。
4.根據權利要求3所述的數據流存儲方法，其特徵是，根據所述的複製指令將數據流文件複製到所述的非易失性存儲器具體包括: 地址指針移位寄存器接收所述的複製指令； 所述的地址指針移位寄存器依次選擇易失性存儲器中每個數據流文件對應的地址；地址指針移位寄存器選擇非易失性存儲器中與所述的每個數據流文件對應的地址相同的地址； 數據移位寄存器依次將每·個數據流文件從所述的易失性存儲器複製到所述的非易失性存儲器。
5.一種非易失性可編程邏輯器件PLD的數據流存儲方法，其特徵是，所述的非易失性可編程邏輯器件包括非易失性存儲器以及易失性存儲器，所述的方法包括: 從數據接口接收編程指令，所述的編程指令用於指示對易失性存儲器和非易失性存儲器進行編程； 根據所述的編程指令對所述的易失性存儲器進行編程操作，配置數據流文件； 根據所述的編程指令對所述的非易失性存儲器進行編程操作，配置第二數據流文件；從數據接口接收複製指令，所述的複製指令用於指示將數據流文件從易失性存儲器複製到所述的非易失性存儲器，將第二數據流文件從非易失性存儲器複製到所述的易失性存儲器； 根據所述的複製指令將數據流文件從易失性存儲器複製到所述的非易失性存儲器，將第二數據流文件從非易失性存儲器複製到所述的易失性存儲器。
6.根據權利要求5所述的數據流存儲方法，其特徵是，所述的數據接口包括CPU接口和/ 或 JTAG 接口。
7.根據權利要求5所述的數據流存儲方法，其特徵是，根據所述的複製指令將數據流文件從易失性存儲器複製到所述的非易失性存儲器包括: 地址指針移位寄存器接收所述的複製指令； 所述的地址指針移位寄存器依次選擇易失性存儲器中每個數據流文件對應的地址；地址指針移位寄存器選擇非易失性存儲器中與所述的每個數據流文件對應的地址相同的地址； 數據移位寄存器依次將每個數據流文件從所述的易失性存儲器複製到所述的非易失性存儲器。
8.根據權利要求5所述的數據流存儲方法，其特徵是，將第二數據流文件從非易失性存儲器複製到所述的易失性存儲器具體包括: 地址指針移位寄存器依次選擇非易失性存儲器中每個第二數據流文件對應的地址； 地址指針移位寄存器選擇易失性存儲器中與所述的每個第二數據流文件對應的地址相同的地址； 數據移位寄存器依次將每個第二數據流文件從所述的非易失性存儲器複製到所述的易失性存儲器。
9.一種現場可編程門陣列FPGA，其特徵是，所述的FPGA包括非易失性存儲器、易失性存儲器、數據接口、數據流傳輸器以及TAP控制器， 所述的數據接口，用於接收編程指令，所述的編程指令用於指示TAP控制器對易失性存儲器和非易失性存儲器進行編程操作； 所述的TAP控制器，用於根據所述的編程指令對所述的易失性存儲器進行編程操作，配置數據流文件，根據所述的編程指令對所述的非易失性存儲器進行編程操作，配置第二數據流文件； 所述的數據接口，還用於接收複製指令，所述的複製指令用於指示將數據流文件從易失性存儲器複製到所述的非易失性存儲器，將第二數據流文件從非易失性存儲器複製到所述的易失性存儲器； 所述的數據流傳輸器，用於根據所述的複製指令將數據流文件從易失性存儲器複製到所述的非易失性存儲器，將第二數據流文件從非易失性存儲器複製到所述的易失性存儲器。
10.根據權利要求9所述的現場可編程門陣列FPGA，其特徵是，所述的數據接口包括CPU接口和/或JTAG接口。
11.根據權利要求9所述的現場可編程門陣列FPGA，其特徵是，所述的數據流傳輸器包括第一地址指針移位寄存器、第二地址指針移位寄存器以及數據移位寄存器， 其中，所述的第一地址指針移位寄存器，用於接收所述的複製指令，根據所述的複製指令依次選擇易失性存儲器中每個數據流文件對應的地址； 所述的第二地址指針移位寄存器，用於選擇非易失性存儲器中與所述的每個數據流文件對應的地址相同的地址； 所述的數據移位寄存器，用於依次將每個數據流文件從所述的易失性存儲器複製到所述的非易失性存儲器。
12.根據權利要求9所述的現場可編程門陣列FPGA，其特徵是，所述的數據流傳輸器包括第一地址指針移位寄存器、第二地址指針移位寄存器以及數據移位寄存器， 所述的第二地址指針移位寄存器，用於接收所述的複製指令，根據所述的複製指令依次選擇非易失性存儲器中每個第二數據流文件對應的地址； 所述的第一地址指針移位寄存器，用於選擇易失性存儲器中與所述的每個第二數據流文件對應的地址相同的地址； 所述的數據移位寄存器，用於依次將每個第二數據流文件從所述的非易失性存儲器複製到所述的易失性存儲器。
【文檔編號】G06F11/14GK103853629SQ201210500605
【公開日】2014年6月11日 申請日期:2012年11月29日 優先權日:2012年11月29日
【發明者】朱璟輝 申請人:藝倫半導體技術股份有限公司