具有脫氧柵極堆疊件的多柵極場效應電晶體的製作方法

2023-09-21 22:36:55

本發明一般地涉及半導體技術領域，更具體地，涉及半導體器件。

背景技術：

隨著場效應電晶體的柵極長度減小，諸如漏極端感應勢壘降低的短溝道效應惡化並且斷態漏電流增加。為了抑制短溝道效應並且為了降低斷態漏電流，等效氧化矽厚度(EOT)需要按比例減小。對於柵極長度充分小於20nm的場效應電晶體，EOT需要減小到1nm之下。

因為柵極洩露電流密度需要保持抑制在某些限值內，所以通過將給定介電材料的物理厚度而減小的EOT增加了不期望的柵極洩露電流密度。通過採用具有更高的介電常數或k值的柵極介電層，柵極介電材料的物理厚度可以增加給定的柵極電容密度，並且可以有效地抑制柵極洩露電流密度。

通過金屬柵電極預先地使用高k柵極介電層。互補金屬氧化物半導體(CMOS)技術時代能夠在控制短溝道效應的同時，進一步擴大電晶體柵極長度。通常用於工業中的高k值柵極介電層是k約為20或者更高的氧化鉿(HfO2)。HfO2通常形成在包括SiO2的界面層上，其中，使用原子層沉積形成該界面層。還可以使用中間k值為大約10的矽酸鉿(HfSixOy)。

包括界面層上的高k值柵極介電層的柵極介電堆疊件的總EOT等於高k柵極介電層的EOT和界面層的EOT的總和。為了減小柵極介電堆疊件的EOT，k值高於HfO2的k值的柵極介電材料(諸如k值大於25的氧化鑭或者其他介電材料)可以用於柵極堆疊件。可選地，可以通過從該界面層中提取氧而減小或去除界面層的厚度。在用於減小EOT的其他方法中，可以增加界面層的介電常數。

在上述方法中，界面狀態密度應該保持為低(優選地，接近或低於1011/cm2eV)，以防止溝道的載流子遷移率劣化，並且柵極堆疊件可靠性不 應該惡化。

技術實現要素：

為了解決現有技術中所存在的缺陷，根據本發明的一方面，提供了一種方法，包括：在半導體鰭上形成矽覆蓋層；在所述矽覆蓋層上方形成界面層；在所述界面層上方形成高k柵極介電層；在所述高k柵極介電層上方形成脫氧金屬層；對所述矽覆蓋層、所述界面層、所述高k柵極介電層、和所述脫氧金屬層執行退火；以及在所述高k柵極介電層上方沉積填充金屬。

根據本發明的另一方面，提供了一種方法，包括：在矽鍺鰭上形成晶體矽覆蓋層；在所述晶體矽覆蓋層上方形成氧化矽層；在所述氧化矽層上方形成高k柵極介電層；在所述高k柵極介電層上方形成脫氧金屬層；從所述氧化矽層的底部提取氧，以將所述底部轉換為矽層，其中所述矽層與所述晶體矽覆蓋層連續地接合；以及在脫氧之後，在所述高k柵極介電層上方沉積填充金屬。

根據本發明的又一方面，提供了一種方法，包括：在矽鍺鰭的中間部分上形成偽柵極堆疊件；在所述矽鍺鰭的相對側形成源極/漏極區域；所述源極/漏極區域上方形成層間介電層，其中所述偽柵極堆疊件位於所述層間介電層中；去除所述偽柵極堆疊件以在所述層間介電層中形成凹槽；在所述凹槽中外延生長矽覆蓋層，其中，所述矽覆蓋層位於所述矽鍺鰭上；在所述矽覆蓋層上方沉積氧化矽層並且所述氧化矽層與所述矽覆蓋層接觸；在所述氧化矽層上方形成高k柵極介電層；在所述高k柵極介電層上方形成脫氧金屬層，其中，脫氧金屬層對於氧的第一親和性高於高k金屬柵極層中金屬的第二親和性和矽的第三親和性；執行退火以至少從所述氧化矽層的底部提取氧，從而將所述底部轉換為矽層；以及在所述退火之後，將金屬填充在所述凹槽中。

附圖說明

當結合附圖進行閱讀時，根據以下詳細的描述來更好地理解本發明的 各個方面。注意，根據工業的標準實踐，各個部件沒有按比例繪製。實際上，為了討論的清楚，可以任意地增加或減小各個部件的尺寸。

圖1A至圖17C示出了根據一些實施例的鰭式場效應電晶體(FinFET)的形成的截面圖。

圖18和圖19示出了根據一些實施例的具有納米線的金屬氧化物半導體場效應電晶體(MOSFET)的截面圖。

圖20示出了根據一些實施例的用於形成FinFET的工藝流程。

圖21A至圖21F示出了根據一些實施例的半導體鰭的形成的截面圖。

圖22A至圖22G示出了根據一些實施例的半導體鰭的形成的截面圖。

具體實施方式

以下公開內容提供了許多不同的用於實施本發明的不同特徵的實施例或實例。以下描述部件或配置的具體實例以簡本發明。當然，這些僅僅是實例而不用於限制。例如，在以下的描述中，在第二部件上方或之上形成第一部件可以包括第一部件和第二部件被形成為直接接觸的實施例，並且也可以包括可以在第一部件和第二部件形成附件部件使得第一部件和第二部分沒有直接接觸的實施例。此外，本發明可以在各個實例中重複參考標號和/或字母。這些重複是為了簡化和清楚，其本身並不表示所討論的各個實施例和/或結構之間的關係。

此外，為了易於描述，可以使用空間相對術語(諸如「在…下方」、「之下」、「下部」、「上方」、「上部」等)以描述圖中所示一個元件或部件與另一個元件或部件的關係。除圖中所示的定向之外，空間相對術語還包括使用或操作中設備的不同定向。裝置可以以其他方式定向(旋轉90度或處於其他定向)，本文所使用的空間相對描述可因此進行類似的解釋。

根據多個示例性實施例提供了通過脫氧形成鰭式場效應電晶體(FinFET)的方法。示出了形成FinFET的中間階段。討論了實施例的一些變形例。在各個附圖和所有的示例性實施例中，相同的參考標號用於指定相同的元件。

圖1A至圖17C示出了根據一些實施例的形成FinFET的中間階段的截 面圖和透視圖。圖1A至圖17C中所示的步驟還示例性地示出了圖20所示的工藝流程200。在隨後的討論過程中，參照圖20的工藝步驟討論了圖1A至圖17C所示的工藝步驟。

圖1A和圖1B分別示出了集成電路結構的截面圖和透視圖。圖1A示出了單個半導體鰭(在如圖1B所示的多個鰭22中)的截面圖。半導體鰭22形成在半導體襯底20上方，該半導體鰭可以為晶圓的一部分。根據本發明的一些實施例，襯底20為半導體襯底，該襯底還可以是矽襯底、鬆弛的矽碳襯底、鬆弛的矽鍺襯底、絕緣體上矽襯底或者由其他半導體材料所形成的襯底。襯底20可以輕摻雜有p型或n型摻雜物。

半導體鰭22凸起到附近的隔離區域24的頂面上方，該隔離區域可以是淺溝槽隔離(STI)區域。根據一些實施例，半導體鰭22是矽鍺鰭，其中矽鍺表達為Si1-xGex，其中的值x為鍺的摩爾分數(或者原子百分比)。鍺百分比x可以高於約0.2，高於0.4、高於0.6，或者與1一樣高。當鍺百分數x為1時，半導體鰭22為沒有矽的鍺鰭。半導體鰭22的間距(圖1B)可以小於30nm，小於24nm，甚至小於15nm。頂部鰭寬度W1可以小於10nm，小於約8nm，或者甚至小於約6nm。鰭高度H1可以大於30nm，或者大於約60nm。鰭高度H1為鰭22的頂面和隔離區域24的頂面之間的垂直位移。底部鰭寬度W2可以等於或略大於頂面鰭寬度W1。半導體鰭22的側壁是基本筆直的並且基本豎直的。

隔離區域24形成為鄰近半導體鰭22。根據本發明的一些實施例，隔離區域24由氧化矽形成，並且可以使用化學汽相沉積(CVD)進行沉積。在形成半導體鰭22的矽鍺和下面的襯底20之間的界面可以與隔離區域的表面之間具有偏移。作為實例，偏移OS在約-10nm(當界面高於隔離區域24的頂面時)和約10nm(當界面低於隔離區域24的頂面時)之間的範圍內。

根據本發明的一些實施例，鬆弛的或部分鬆弛的矽鍺層26形成為襯底20的頂部。例如，圖1A示例性地示出了Si1-yGey層26。鍺百分比y小於鰭Si1-xGex 22的鍺百分比。通過將x選擇為大於y，Si1-xGex鰭22(其形成生成的FinFET的溝道)的自然晶格常數大於Si1-yGey層26的自然晶格常數。因 此，生成的FinFET的溝道(Si1-xGex)經受壓縮應力或壓應變。

Si1-xGex鰭22可以與矽鰭一起形成。圖1B示出了與多個矽鰭23(沒有鍺)相鄰的多個Si1-xGex鰭22，該多個矽鰭23形成在鬆弛或部分鬆弛的矽鍺(Si1-yGey)層26上。SiGe鰭22和矽鰭23可以或者不可以具有相同的物理尺寸，諸如鰭寬度W1和W2和/或鰭高度H1(圖1A)。根據本發明的一些實施例，Si1-xGex鰭22用於形成p溝道FinFET，同時矽鰭23用於形成n溝道FinFET。由於矽鰭23形成在完全或部分鬆弛的Si1-yGey層26上，所以矽鰭23經受溝道長度方向上的拉伸應力(應變)。存在溝道長度方向上的拉伸應力增加了矽的載流子遷移率，並且改善了驅動電流和n溝道FinFET的速度。

以下將簡單描述用於形成Si1-xGex鰭22的示例性工藝。在圖20所示的工藝流程中將相應的步驟示出為步驟202。圖21A至圖21F中示意性地示出了根據一些實施例的相應步驟。首先，如圖21A所示，提供了半導體襯底20。半導體襯底20可以是矽襯底、鬆弛的SiGe襯底(或者矽襯底上方的鬆弛的SiGe層)或者由如上所述的其他材料形成。如圖21B所示，STI區域24形成為延伸到半導體襯底20中。在相鄰的STI區域24之間狹長地夾置襯底20的帶。如圖21C所示，襯底帶可以通過蝕刻凹進，以生成凹槽25。凹槽25的底部可以高於STI區域24的底面。接下來，如圖21D所示，通過外延在凹槽25(圖21C)中選擇性地生長半導體襯底22。當襯底20為SiGe襯底(或者包含鬆弛的SiGe層)時，半導體襯底22可以由矽形成，或者當襯底20為矽襯底時，該半導體襯底可以為Si1-xGex區域。STI區域24然後凹進以形成半導體鰭。例如，圖21E示出了在由矽形成的襯底20上的SiGe鰭22，並且圖21F示出了在包括SiGe的襯底20上的矽鰭23。

圖22A至圖22G示出了根據一些實施例的半導體鰭22A和22B的形成。參照圖22A，提供了襯底20。襯底20可以為塊狀矽襯底，或者可以包括鬆弛的Si1-yGey層26。圖22B示出了襯底20或者鬆弛的SiGe層26中的STI區域24的形成。接下來，如圖22C所示，通過使襯底22或者SiGe層26的部分凹進來形成凹槽25A。參照圖22D，通過外延在凹槽25A(圖22C)中形成Si1-xGex區域22(示出為22A)，其中，鍺原子百分比x大於鍺原子 百分比y。此外，在形成凹槽25A時，如圖22E所示，同時形成凹槽25B。參照圖22F，通過外延在凹槽25B中形成Si1-ZGeZ區域22(示出為22B)，其中，鍺原子百分比z小於鍺原子百分比y。在隨後的步驟中，STI區域24(如圖22D和22F所示)凹進，生成圖22G所示的結構，其中，鰭22(包括22A和22B)形成在相同的襯底20上。

圖1A和圖1B還示出了在圖21A至圖21F以及圖22A至22G所示的步驟中所形成結構。生成的STI區域的深度D1(圖1A)在約200nn和約1000nm之間的範圍內。

圖2示出了SiGe鰭22的鈍化。在圖20中所示的工藝流程中將相應的步驟示出為步驟204。根據本發明的一些實施例，鈍化包括鰭22上方沉積覆蓋層28。覆蓋層28延伸到SiGe鰭22的頂面和側壁上並與SiGe鰭22的頂面和側壁接觸。覆蓋層28在隨後的工藝中防止SiGe鰭22的損害。覆蓋層28可以形成在SiGe鰭22和矽鰭23(圖1B)上，或者形成在SiGe鰭22上但不形成在矽鰭23上。

根據本發明的一些實施例，覆蓋層28由晶體矽製成，並且可以使用甲矽烷(SiH4)、乙矽烷(Si2H6)、丙矽烷(Si3H8)或者諸如高階矽烷的其他含矽前體通過低溫外延形成在SiGe鰭22上方。含矽前體還可以包含氯，例如，SiH2Cl2。外延生長溫度可以為高於室溫(大約21℃)的升高溫度。例如，溫度可以為約500℃、425℃或者更低、甚至375℃或者更低。低生長溫度在外延期間將鍺分離的可能性最小化，其中，鍺分離會導致不期望的鍺覆蓋層的形成。覆蓋層28的厚度小於約1.5nm。

根據本發明的實施例，覆蓋層28為通過CVD所沉積的非晶矽層。可以在約400℃或更小的溫度下執行沉積。根據又一可選實施例，覆蓋層28是由氧化矽(SiO2)或其他介電材料所形成的介電層。形成方法可以包括原子層沉積(ALD)。覆蓋層28還可以包括III-V族化合物半導體層，諸如磷化鋁銦(InAlP)或者磷化鎵銦(InGaP)。應該理解，覆蓋層28還可以包括多層或者在上述實施例中的材料的組合。例如，覆蓋層28可以包括晶體矽上的非晶矽、晶體矽上的SiO2、或者晶體矽上非晶矽上的SiO2。

圖3A和圖3B分別示出了在形成偽柵極34的過程中的截面圖和透視圖。 在圖20所示的工藝流程中將相應的步驟示出為步驟206。根據一些實施例，偽柵極34包括鰭22和23(圖3B)上方的偽柵極介電層30、偽柵極介電層30上方的偽柵電極32。偽柵極介電層30可以由氧化矽形成，並且偽柵電極32可以有多晶矽形成(多晶Si)。形成工藝可以包括偽柵極介電層30和偽柵電極32的沉積，並且平坦化，以使偽柵極32的頂面平齊。另外，偽柵極34可以包括硬掩模35，該偽柵極由氧化矽或氮化矽形成。然後執行光刻步驟，以圖案化沉積的偽柵極介電層30、偽柵極32和硬掩模35。因此，生成了圖2A和圖2B所示的結構。

圖4A、4B、5A和5B示出了源極和漏極區域的形成。在圖20所示的工藝流程中將相應的步驟示出為步驟208。圖4A和圖4B分別為截面圖和透視圖。首先，柵極隔離件38形成在偽柵極34的側壁上。形成工藝包括毯式沉積步驟和隨後的幹蝕刻工藝。柵極間隔件38可以包括氮化矽、碳化矽、氮氧化矽、氧化矽、它們的組合或者它們的多層。

在形成柵極間隔件38之後，暴露的鰭22通過蝕刻凹進，因此形成凹槽40。在圖4A和圖4B中還示出了生成的結構。接下來，如圖5A和圖5B所示，分別示出了形成源極/漏極區域42的截面圖和透視圖。根據本發明的一些實施例，源極/漏極區域42(p溝道FinFET的)的形成與n溝道FinFET的源極/漏極區域(未示出，與源極/漏極區域42類似)的形成分離。在源極/漏極區域42的外延過程中，隨著外延的進行，可以原位摻雜p型摻雜物。在外延之後，可以(或者不可以)執行離子注入，以將p型摻雜劑或者其他接觸電阻增強的物質(諸如，鐿、鋁、錫等)引入源極/漏極區域42。

類似地，在n溝道FinFET的源極/漏極區域的外延過程中，隨著外延的進行，可以原位摻雜n型摻雜物。在外延之後，可以(或者不可以)執行離子注入，以將n型摻雜物或者其他接觸電阻增強的物質(例如，鐿、鋁、錫等)引入n溝道FinFET的源極/漏極區域。

接下來，可以執行源極/漏極摻雜物激活退火，以採用快速熱退火(RTA)、毫秒退火(MSA)、尖峰退火、雷射退火(LSA)、或者其他退火技術。

圖6A、6B、7A和7B示出了根據本發明的一些實施例的源極/漏極區域42和n溝道FinFET的源極/漏極區域的形成。除了在外延之後，鰭22和23 減薄(如圖6B所示)而不是完全被蝕刻之外，這些實施例類似於圖4A、4B、5A和5B所示的實施例。在減薄工藝中，稍微橫向蝕刻鰭22。例如，如果原始鰭寬度為6nm，鰭寬度在每側減小約1nm至2nm。在鰭22和23減薄之後，執行源極/漏極外延工藝以完成源極/漏極42和n溝道FinFET的源極/漏極區域的形成，其中，工藝細節可以與參照圖6A和圖6B所討論的相同。圖7B示出了通過包含圖7A中的線7B-7B的垂直面所獲得的截面圖。

根據一些實施例，如圖8所示，形成主間隔件45。主間隔件45的形成可以包括形成一個或多個毯式介電層，諸如氧化矽、氮化矽等，並且蝕刻毯式介電層以去除介電層的水平部分。毯式介電層的剩餘的垂直部分為主間隔件。

此外參照圖8，沉積接觸蝕刻停止層(CESL)46。CESL 46可以包括固有應力的幅值為1GPa或者更高的氮化矽(Si3N4)。根據本發明的一些實施例，還可以使用固有應力的幅值大於1GPa的其他介電材料。固有應力為用於p溝道FinFET的壓縮應力和用於n溝道FinFET的拉伸應力。

接下來，形成層間介電層(ILD)50。形成工藝可以包括沉積可流動的CVD介電層，然後進行熱固化或者紫外線輻射固化，使得形成二氧化矽(SiO2)。然後執行平坦化，以平坦化ILD 50的頂面。在圖9中示出了生成結構。接下來，ILD 50稍微凹進，使得如圖10所示，形成凹槽52。在隨後的工藝步驟，沉積硬掩模54(圖11)，然後，進行如圖12A所示的平坦化步驟。硬掩模54可以包括氮化矽(Si3N4)，從而隨後的工藝步驟中保護ILD 50和下面的結構。

圖12B示出了圖12A中的結構的一部分的透視圖。如圖12所示，通過偽柵極34來覆蓋半導體鰭22。

圖13A至圖17C示出了替換柵極(或者RPG)工藝的截面圖和透視圖，其中，利用替換柵極來替換偽柵極34(圖12A和圖12B)。在隨後的討論過程中，作為實例，討論p溝道FinFET的柵極替換。教導的概念可容易地應用於形成n溝道FinFET的替換柵極的形成。

圖13A和圖13B分別示出了在去除如圖12A和圖12B所示的偽柵極34時截面圖和透視圖。因此形成凹槽51。在圖20所示的工藝流程中將相應的步驟示出為步驟210。首先，通過蝕刻去除偽柵電極32和偽柵極介電層30(圖3A)。因此，暴露了如圖3A所示的覆蓋層28。在覆蓋層28為晶體矽層的實 施例中，覆蓋層28可以被去除或者可以保持未被去除。在覆蓋層28不是由晶體矽形成的實施例中，去除覆蓋層28。在圖20所示的工藝流程中將相應的步驟示出為步驟212。去除覆蓋層28有利地去除覆蓋層28中的任何汙染物。

然後，外延生長晶體矽覆蓋層56。在圖20所示的工藝流程中將相應的步驟示出為步驟214。在圖14中示出了示出有生成的覆蓋層的生成結構，其中將矽覆蓋層示出為59，該覆蓋層可以僅包括晶體矽襯底28，僅包括晶體矽層56，或者晶體矽層28上的晶體矽層56。晶體矽層59的厚度在1原子層(約0.136nm)至約20原子層(約2.7nm)的範圍內。根據一些示例性實施例，矽層59的厚度小於10個原子層的厚度(約1.36nm)。

在RPG工藝階段中外延生長矽覆蓋層59的一些實施例中，可以在SiGe鰭22(用於p溝道器件)以及矽鰭23(用於n溝道器件，圖3B)上生長該矽覆蓋層。可選地，可以在SiGe鰭22上生長矽覆蓋層59，但不是在矽鰭23上生長該矽覆蓋層，從而通過諸如SiO2的硬掩模來覆蓋該矽鰭23，以防止覆蓋層59外延形成在矽鰭23上方。

晶體矽層59具有以下有利特徵：防止SiGe鰭22中的鍺原子向外擴散到隨後形成的高k介電材料中，以形成不期望的化合物。另外，晶體矽層59還防止鍺與隨後形成的界面層中的氧發生反應(諸如氧化矽)以形成不期望的氧化鍺。然而，在角部57(圖14)處的晶體矽層59可以比諸如晶體矽層59在其他位置處的垂直部分和水平部分更薄。這導致晶體矽層59的阻止能力折衷。圖15A、15B和16示出了用於增加晶體矽在角部57處的厚度的脫氧工藝。

在形成如圖14所示的結構之後，例如，使用稀釋的HF溶液執行表面清潔。接下來，如圖15A所示，界面層58形成在晶體矽層59上。在圖20所示的工藝流程中將相應的步驟示出為步驟216。界面層58由氧化矽形成，從而通過等離子體增強的原子層沉積來形成該界面層。可選地，可以使用水蒸汽(H2O)或者O2通過CVD、熱氧化來形成該界面層58，或者使用諸如過氧化氫(H2O2)或臭氧(O3)的氧化劑由氣相或液相化學氧化來形成該界面層。界面層58的厚度可以小於1nm。

接下來，在界面層58上形成高介電常數(高k)柵極介電層60。在圖20所示的工藝流程中還將相應的步驟示出為步驟216。根據本發明的一些實施 例，例如，高k柵極介電層60通過使用ALD由氧化鉿(HfO2)形成。高k柵極介電層60還可以包括氧化鋯(ZrO2)、氧化鑭(La2O3)、氧化鈦(TiO2)、氧化釔(Y2O3)、鈦酸鍶(SrTiO3)或者它們的組合。高k柵極介電層60的物理厚度可以在約1.0nm和約10nm之間的範圍內。

脫氧金屬層62沉積在高k柵極介電層60上。在圖20所示的工藝流程中將相應的步驟示出為步驟218。脫氧金屬層62比金屬氧化物中的金屬(高k柵極介電層60中)和矽(在界面層58中)具有更高的親氧性。脫氧金屬層62可以包括金屬或金屬化合物，諸如Ti、Hf、Zr、Ta、Al、TiN、TaN、TaSiN、TiSiN或者諸如TiAl的它們的組合。脫氧金屬層62還可以由金屬氮化物(例如，TiN或者TaN)或者諸如TiAlN的金屬合金氮化物形成。沉積方法包括物理汽相沉積、CVD或者ALD。脫氧金屬層62具有在升高的溫度下從界面層58中提取氧的功能。

根據本發明的一些實施例，脫金屬覆蓋層64形成在脫氧金屬層62的頂部上，以防止脫氧金屬層62的氧化，其中，在隨後脫氧退火之前、期間或之後可能發生氧化。脫金屬覆蓋層64可以包括另一金屬或者諸如TiN、TiSiN、TaN、TaSiN的金屬化合物。可選地，脫金屬覆蓋層64為矽層。脫金屬覆蓋層64和脫氧金屬層62由不同的材料形成，但是一些候選材料可以相同。在可選實施例中，形成非脫氧覆蓋層。

接下來，執行脫氧退火工藝(通過圖15A中的箭頭所示)以開始並能夠脫氧。在圖20所示的工藝流程中還將相應的步驟示出為步驟218。使用尖峰退火執行脫氧退火，其中，時間持續時間為毫秒，例如，在約10毫秒和約500毫秒之間。相應的晶圓的溫度可以在約400℃和約1,100℃之間的範圍內。根據一些示例性實施例中，溫度在約700℃和約1,000℃之間的範圍內。

脫氧工藝化學地減小界面層58，並且界面層58具有減小的厚度或者可以被去除(完全被轉換)。該脫氧工藝至少從界面層58的底部奪取氧，因此，界面層58中的矽保持晶體矽層59的頂部上形成附加的矽層。圖15B示出了圖15A中的部分65的放大示圖。在圖15B中示出了箭頭，以指示由於脫氧而導致的氧原子的移動。因此，如圖16所示，形成晶體(或者多晶矽/非晶矽)矽層70，該晶體矽層包括晶體矽層59和晶體矽層59頂部上的附加矽層。在從 界面層58的底部提取氧之後，附加的矽層由界面層58的剩餘矽形成。在脫氧工藝之後，可以保留界面層58的中間部分，或者可選地，在脫氧之後，不保留界面層58。在圖16的生成結構中，使用虛線示出剩餘的界面層58，以指示在脫氧退火之後是否存在該界面層。

有利地，作為脫氧的結果，通過界面層58下方的矽覆蓋層59的存在來提高矽層的形成，並且改善了生成的矽層的厚度均勻性。在角部57處，外延生長的矽覆蓋層59薄，並且鍺分離問題在角部57處嚴重。在本發明的一些實施例中，由於脫氧工藝而增加矽層的厚度，因此，改善了矽覆蓋層的阻擋能力。尤其是，矽覆蓋層在角部57處的厚度增加明顯改善了矽覆蓋層的阻擋能力，並且降低了角部57處的鍺分離。

在脫氧退火工藝期間，高k柵極介電層60可以與界面層58的頂部混合，並且從界面層58的底部中提取氧，以形成可以為金屬矽酸鹽的混合化合物。層72示出為表示混合化合物和剩餘的高k柵極介電層60(如果有的話)，從而可能具有增加的氧含量。例如，當高k柵極介電層60包括HfO2時，混合化合物72包括矽酸鉿(HfSiO4)。當高k柵極介電層60包括ZrO2時，混合化合物72包括矽酸鋯(ZrSiO4)。

在脫氧工藝之後，可以通過蝕刻去除脫金屬覆蓋層64。還去除了脫氧金屬層62，或者保持未被去除。在圖20所示的工藝流程中相應的去除步驟示出為步驟220。在鰭間距非常小(諸如小於約24nm)的實施例中，脫氧金屬層62更可能被去除，以改善隨後的金屬填充。根據可選實施例，沒有去除脫氧金屬層62。

接下來，如圖17A、17B、和17C所示，執行金屬填充工藝，以形成替換金屬柵極74。在圖20所示的工藝流程中將相應的步驟示出為步驟222。為了允許獨立優化n溝道和p溝道FinFET的電性能，根據生成的FinFET的類型，可以獨立地形成n型金屬堆疊件(用於n溝道電晶體)和p型金屬堆疊件(用於p溝道電晶體)。金屬堆疊件74可以包括功函層、勢壘層和填充金屬層(未示出)。n型金屬功函層包括具有充分低的有效功函層的金屬，該金屬選自但不限於由鈦、鋁、碳化鉭、碳氮化鉭、氮矽化鉭的組、或它們的組合。p型金屬功函層包括具有充分高的有效功函層的金屬，該金屬選自但不限於碳化鈦、 氮化鉭、釕、鉬、鎢、鉑的組或者它們的組合。填充金屬層可以包括鋁、鎢、銅、或者其他導電金屬。然後執行化學機械拋光步驟，以平坦化各種金屬層，並且以提供用於形成多層互連件的基本平坦的平面。圖17A、17B、和17C分別示出了生成的FinFET 76的溝道寬度方向上的截面圖、透視圖和溝道長度方向上的截面圖。接下來，可以形成接觸塞(未示出)。在圖20中所示的工藝流程中將相應的步驟示出為步驟224。

圖18和圖19示出了可以通過本發明的教導應用兩個結構。在圖18中，NMOS器件300包括可以用於形成全環柵電晶體的多個矽納米線302。應該注意，儘管納米線302被示出為懸浮，但是實際上在相對端部上支撐該納米線，該相對端部沒有位於所示的平面上。PMOS器件400包括以交替布局堆疊的SiGe納米線402和矽納米線404，其中，矽納米線404具有比SiGe納米線402減小的寬度。納米線302、402和404形成在矽襯底20上方。

在圖19中，NMOS器件300包括可以用於形成全環柵電晶體的多個鍺納米線312(其沒有矽)。PMOS器件400包括以交替布局方式堆疊的鍺納米線422和SiGe納米線414，其中，矽納米線404具有比SiGe納米線具有更小的寬度。納米線312、412和414形成在SiGe襯底420上方。

如圖18和圖19所示，納米線具有可以經受薄矽覆蓋層和鍺分離的多個角部。因此，可以採用本發明的概念，其中，使用本發明的方法環繞納米線302、402、和404(圖18)和納米線312、412和414(圖19)形成如圖16所示的矽覆蓋層70。

本發明的實施例具有一些有利特徵。通過使用脫氧以增加現有晶體矽層的厚度，增加了矽層的薄角部的厚度，並且防止鍺分離問題。

根據本發明的一些實施例，方法包括在半導體鰭上形成矽覆蓋層；在矽覆蓋層上方形成界面層；在界面層上方形成高k柵極介電層；以及在高k柵極介電層上方形成脫氧金屬層。然後，對矽覆蓋層、界面層、高k柵極介電層和脫氧金屬層執行退火。填充金屬沉積在高k柵極介電層上方。

優選地，在所述退火期間，從所述界面層的底部提取氧，並且所述界面層的底部被轉換為矽層。

優選地，形成所述矽覆蓋層包括沉積沒有鍺的晶體矽層。

優選地，方法進一步包括：在所述退火之前，在所述脫氧金屬層上方沉積脫金屬覆蓋層，其中，所述脫金屬覆蓋層和所述脫氧金屬層由不同的材料形成。

優選地，方法進一步包括：在所述退火之後，去除所述脫金屬覆蓋層。

優選地，在所述退火之後，所述界面層包括：與所述高k柵極介電層混合的頂部，以形成化合物層；以及轉換為矽層的底部，其中，所述矽層和所述化合物層彼此接觸。

優選地，在所述退火之後，所述界面層包括：與所述高k柵極介電層混合的頂部，以形成化合物層；轉換為矽層的底部；以及中間部分，介於所述矽層和所述化合物層之間並且與所述矽層和所述化合物層接觸。

優選地，所述退火包括尖峰退火。

根據本發明的可選實施例，方法包括在矽鍺鰭上形成晶體矽覆蓋層，在矽覆蓋層上方形成氧化矽層，在氧化矽層上方形成高k柵極介電層，在高k柵極介電層上方形成脫氧金屬層，並且從氧化矽層的底部中提取氧以將底部轉換為矽層，其中，矽層與晶體矽覆蓋層連續接合。在脫氧之後，填充金屬沉積在高k柵極介電層上方。

優選地，方法進一步包括：在脫氧之後，去除所述脫氧金屬層。

優選地，方法進一步包括：在形成所述晶體矽覆蓋層之前，從所述矽鍺鰭中去除矽層。

優選地，去除的矽層包括非晶矽。

優選地，方法進一步包括：在脫氧之前，在所述脫氧金屬層上方沉積脫金屬覆蓋層，所述脫金屬覆蓋層和所述脫氧金屬層由不同的材料形成。

優選地，方法進一步包括：在脫氧之後，去除所述脫金屬覆蓋層。

根據本發明的可選實施例，方法包括在矽鍺鰭的中部形成偽柵疊層，在矽鍺鰭的相對側形成源極/漏極區域，在源極/漏極區域上方形成層間介電層，和在層間介電層中形成偽柵極堆疊件，去除偽柵極堆疊件以在層間介電層中形成凹槽，在凹槽中外延生長矽覆蓋層，其中該矽覆蓋層位於矽鍺鰭上。氧化矽層沉積在矽覆蓋層上方並且接觸該矽覆蓋層。高k柵極介電層形成在氧化矽層上方。脫氧金屬層形成在高k柵極介電層上方。脫氧金屬層比高k柵極介電層中 的金屬的第二親和性和矽的第三親和性具有更高的第一對於親氧性。執行退火以至少從氧化矽層的底部提取氧，以將底部轉換為矽層。在退火之後，金屬填充在凹槽中。

優選地，方法進一步包括：從所述凹槽中去除附加矽層，其中，所述附加矽層與所述矽鍺鰭的側壁和頂面接觸，並且從所述矽鍺鰭的側壁和頂面生長所述矽覆蓋層。

優選地，方法進一步包括：在所述退火之後，去除所述脫氧金屬層。

優選地，所述退火包括尖峰退火。

優選地，方法進一步包括：在所述退火之後，在所述脫氧金屬層上方沉積脫金屬覆蓋層，其中，所述脫金屬覆蓋層和所述脫氧金屬層由不同的材料形成。

優選地，方法進一步包括：在所述退火之後，去除所述脫金屬覆蓋層。

上面論述了多個實施例的特徵使得本領域技術人員能夠更好地理解本發明的各個方面。本領域技術人員應該理解，他們可以容易地以本公開為基礎設計或修改用於執行與本文所述實施例相同的目的和/或實現相同優點的其他工藝和結構。本領域技術人員還應該意識到，這些等效結構不背離本發明的精神和範圍，並且可以在不背離本發明的精神和範圍的情況下做出各種變化、替換和改變。