用於高電壓電晶體器件的偽柵極的製作方法
2023-09-21 16:46:45 2
專利名稱：用於高電壓電晶體器件的偽柵極的製作方法
技術領域：
本發明涉及半導體製造，具體而言，涉及半導體器件及其製造方法。
背景技術：
半導體集成電路(IC)產業已經歷了迅速發展。對於IC材料和設計的技術進步已產生了數代1C，每一代都比前一代具有更小的且更複雜的電路。然而，這些改進增加了加工和製造IC的複雜度並且，為了想要實現這些進步，需要IC加工和製造方面的類似發展。在IC的發展過程中，雖然幾何尺寸(即，能夠利用製造工藝生產的最小部件)減小了，但是功能密度(即，每一晶片面積中互連器件的數目)大幅增加了。不斷減小的幾何尺寸導致在製造高電壓半導體電晶體器件中的挑戰。這些高電壓(HV)電晶體器件從電晶體器件的柵極至該電晶體器件的漏極區可能需要足夠大的電壓降。傳統上，較大的電壓降已通過推動漏極區遠離柵極區和源極區，有效地延長柵極和漏極之間的漂移區得到了實現。然而，隨著電晶體器件尺寸變得更小，延長漂移區已變得不現實。漂移區長度影響各種可靠性特性，諸如熱載流子注入(HCI)和時間相關電介質擊穿(TDDB)。熱載流子注入(HCI)是在固態電子器件中電子或「空穴」獲得足夠的動能以克服打破界面狀態所需的勢壘的一種現象。由於電荷載流子在金屬氧化物半導體(MOS)電晶體中的柵極電介質中能夠被俘獲，因此如果不能充分控制HCI，則該電晶體的開關特性會發生永久改變。時間相關電介質擊穿(TDDB)是當柵極氧化物由於形成穿過柵極氧化物到達襯底的導電通路而發生擊穿時MOS場效應電晶體(MOSFET)中的一種失效機制。這是由於MOSFET在接近於指定的工作電壓或者超出指定的工作電壓進行操作時的電子隧穿電流引起的。因此，儘管現有的製造高電壓電晶體的方法通常已足以實現它們的預定目的，但這些方法在各個方面尚不是完全令人滿意的。
發明內容
為了解決上述問題，一方面，本發明提供了一種半導體器件，包括:第一摻雜區和第二摻雜區，二者均形成在襯底中，所述第一摻雜區和所述第二摻雜區具有相反的導電類型；第一柵極，形成在所述襯底上方，所述第一柵極覆蓋所述第一摻雜區的一部分以及所述第二摻雜區的一部分；兩個或兩個以上第二柵極，形成在所述襯底上方，所述第二柵極覆蓋所述第二摻雜區的不同部分；一個或多個第三摻雜區，位於所述第二摻雜區中，僅設置在所述兩個或兩個以上第二柵極之間，其中所述第三摻雜區和所述第二摻雜區具有相反的導電類型；源極區，位於所述第一摻雜區中；以及漏極區，位於所述第二摻雜區中，關於所述第二柵極與所述第一柵極相對設置。在所述的半導體器件中，所述第三摻雜區與所述第一柵極的邊緣相距至少0.05微米。在所述的半導體器件中，所述第三摻雜區與所述第一柵極的邊緣相距至少0.15微米。在所述的半導體器件中，所述半導體器件為NM0S，所述第一摻雜區具有P型導電性，所述第二摻雜區具有η型導電性，所述第三摻雜區具有P型導電性。所述的半導體器件進一步包括:位於所述第一摻雜區和所述第二摻雜區下方的深η阱區，其中，所述半導體器件為PM0S，所述第一摻雜區具有η型導電性，所述第二摻雜區具有P型導電性，所述第三摻雜區具有η型導電性。在所述的半導體器件中，所述源極區和所述漏極區重摻雜有所述第二摻雜區的導電類型；並且所述第一柵極構成電晶體的柵極。在所述的半導體器件中，所述第一柵極、所述源極區、所述漏極區、所述兩個或兩個以上柵極具有完全矽化的上表面。在所述的半導體器件中，所述第一柵極、所述源極區、所述漏極區、所述兩個或兩個以上柵極具有完全矽化的上表面，其中，所述一個或多個第三摻雜區具有矽化物表面。在所述的半導體器件中，所述第一柵極和所述第二柵極每一個均包括多晶矽材料。在所述的半導體器件中，所述第三摻雜區是重摻雜的。另一方面，本發明還提供了一種半導體器件，包括:第一摻雜阱和第二摻雜阱，每一個都形成在襯底中，所述第一摻雜阱和所述第二摻雜阱中的一個摻雜有P型摻雜物，並且所述第一摻雜阱和所述第二摻雜阱中的另一個摻雜有N型摻雜物；器件柵極結構，部分地設置在所述第一摻雜阱和所述第二摻雜阱的上方，所述器件柵極結構包括多晶矽柵電極，其中所述柵電極的整個上表面都為矽化的；以及兩個偽柵極結構，設置在所述第二摻雜阱上方，所述兩個偽柵極結構通過具有最小指定距離的間隙與所述器件柵極結構分開，其中所述偽柵極結構之間的所述第二摻雜阱的反向摻雜區摻雜有P型摻雜物。在所述的半導體器件中，在所述第一摻雜阱中包括第一部分和第二部分，所述第一部分和所述第二部分具有比所述第一摻雜阱和所述第二摻雜阱更高的摻雜濃度，所述第一部分用作電晶體的源極區；在所述第二摻雜阱中包括第三部分和第四部分，所述第三部分和所述第四部分與所述兩個偽柵極結構的邊緣自對準，所述第三部分用作所述電晶體的漏極區，而所述第四部分用作所述反向摻雜區，並且所述第一部分和所述第三部分摻雜有N型摻雜物；以及所述器件柵極結構用作所述電晶體的柵極。在所述的半導體器件中，所述反向摻雜區具有比所述第二部分更低的摻雜濃度。在所述的半導體器件中，所述反向摻雜區具有比所述第二部分更高的摻雜濃度。所述的半導體器件進一步包括位於所述第一摻雜阱和所述第二摻雜阱之間的本徵區。又一方面，本發明還提供了一種製造半導體器件的方法，包括:在襯底中形成具有相反導電類型的第一阱和第二阱；在所述襯底上方形成器件柵極以及兩個或兩個以上偽柵極，所述器件柵極形成在所述第一阱和所述第二阱上方，所述偽柵極形成在所述第二阱上方，所述第一阱和所述第二阱通過間隙分開；對位於所述第二阱中所述偽柵極之間的反向摻雜區進行圖案化和注入；形成具有相同導電類型的源極區和漏極區，所述源極區形成在未被所述器件柵極覆蓋的一部分所述第一阱中，所述漏極區形成在鄰近並超出距離所述器件柵極最遠的所述偽柵極的一部分所述第二阱中；以及形成所述源極區和所述漏極區的矽化物表面。在所述的方法中，對反向摻雜區進行圖案化和注入與對不同半導體器件的LDD區進行圖案化和注入或者與對襯底拾取區進行圖案化和注入同時實施。在所述的方法中，對反向摻雜區進行圖案化和注入與對不同半導體器件的LDD區進行圖案化和注入或者與對襯底拾取區進行圖案化和注入同時實施，其中，對反向摻雜區進行圖案化和注入在兩個分開的操作中實施，所述兩個分開的操作包括:對不同半導體器件的LDD區進行圖案化和注入；以及對襯底拾取區進行圖案化和注入。在所述的方法中，形成矽化物表面還包括所述器件柵極。所述的方法進一步包括:在對反向摻雜區進行圖案化和注入之前在所述柵極的側壁上形成間隔件。
當結合附圖進行閱讀時，根據下面詳細的描述可以更好地理解本發明的各方面。應該強調的是，根據工業中的標準實踐，對各種部件沒有按比例繪製。實際上，為了清楚論述起見，各種部件的尺寸可以被任意增大或減小。圖1A和圖1B示出了兩種類型的HV MOS電晶體器件的橫截面圖。圖2示出了根據本發明的各種實施方式的HV MOS電晶體的橫截面圖。圖3是示出了形成根據本發明的各個方面的半導體器件的方法的流程圖。圖4A、圖4B、圖5、圖6A、圖6B、圖7、圖8和圖9是在根據本發明的實施方式的在各個製造階段的半導體器件的示意性局部橫截面側視圖。圖10是對比HV MOS電晶體和根據本發明各種實施方式的HV MOS電晶體的Id-Vd曲線的曲線圖。
具體實施例方式應當了解為了實施本發明的不同部件，以下公開內容提供了許多不同的實施例或實例。在下面描述元件和布置的特定實例以簡化本發明。當然這些僅僅是實例並不打算用於限定。例如，在下面的描述中第一部件在第二部件上方或者在第二部件上的形成可以包括其中第一和第二部件以直接接觸形成的實施例，並且也可以包括其中可以在第一和第二部件之間形成額外的部件，使得第一和第二部件不直接接觸的實施例。此外，本發明在各個實例中可以相反使用附圖標號和/或字母。這種相反僅僅是為了簡明和清楚的目的，並且其本身並不表示所論述的各種實施方式和/或結構之間的關係。為了解決熱載流子注入(HCI)和時間相關電介質擊穿(TDDB)的問題，使用了漂移區中的反向摻雜區(counter doped region)。圖1A示出了包括反向摻雜區103的HVMOSFET 101。利用NMOS作為一個實例，在襯底105中形成P阱107和η阱109，該襯底105通常為P型矽襯底。在如圖所示的P阱107和η阱109中及其周圍形成淺溝槽隔離(STI)部件111、113和115。在STI部件111和113之間形成另一 p阱117作為襯底拾取部件(substrate pickup)。在STI 113和柵極結構123之間形成源極區119,該柵極結構123包括柵電極125、間隔件127、和柵極電介質129。在柵極結構123下方形成源極區119的輕摻雜部分。在反向摻雜區103和STI 115之間形成漏極區121。源極119、柵極123、和漏極121中的每一個經由金屬接觸件131、133和135分別連接至第一互連金屬137、139、和141。需要注意的是，對於PMOS，所有的摻雜都應改變成相反的導電類型並且在P阱和η阱的下方加入深η阱以將P型襯底與摻雜阱隔離開。如圖1A所示，接近於源極119和漏極121之間的柵極結構形成反向摻雜區103。雖然反向摻雜區103減少HCI並改善TDDB，但是當施加高柵極電壓時，其接近於柵極結構使導通狀態電阻(Rm)增加並使得工作Id-Vd曲線的拐點區(knee region)降低。來自反向摻雜區103的摻雜物如果橫向擴散或過於接近柵極施加，則也會在斷開狀態期間增加較高的結漏電流。圖1B示出了一種改進的HV MOSFET 102。圖1A的HV MOSFET 101與圖1B的改進的HV MOSFET 102之間的主要區別為使用了偽柵極結構145來限定反向摻雜區103的寬度。偽柵極結構145可以與柵極結構123同時進行圖案化和形成。兩個柵極結構之間的間隔件容許使用自對準注入工藝來形成反向摻雜區103。在該實施方式中，減少了或解決了摻雜物的橫向擴散和緊密施加的問題。然而，仍然存在導通狀態電阻(Rm)和Id-Vd曲線的拐點區的問題。圖2示出了根據本發明的各種實施方式的HV MOSFET 200。HVM0SFET 200包括位於兩個偽柵極結構之間的反向摻雜區203，每一個偽柵極結構分別具有位於柵極電介質上方的柵電極245和247，以及分別圍繞該柵電極和柵極電介質的間隔件249和251。利用NMOS作為一個實例，在襯底205中形成P阱207和η阱209，該襯底205通常為ρ型矽襯底。在如圖所示的P阱207和η阱209中及其周圍形成淺溝槽隔離(STI)部件211、213和215。在STI部件211和213之間形成另一 ρ阱217作為襯底拾取部件。在STI 213和柵極結構之間形成源極區219，該柵極結構包括柵電極225、間隔件227和柵極電介質229。在該柵極結構的一部分的下方形成源極區219的輕摻雜部分。在反向摻雜區203和STI 215之間形成漏極區221。源極219、柵極223和漏極221中的每一個經由金屬接觸件231、233和235分別連接至第一互連金屬237、239和241。在柵極結構和漏極之間的漂移區中形成反向摻雜區203。該反向摻雜區203通過一個偽柵極與漏極區分開。該反向摻雜區203通過一個偽柵極以及在該偽柵極和器件柵極之間具有長度253的一部分漂移區與柵極結構分開。該反向摻雜區203也減少了 HCI並改善了 TDDB，但其不會太接近於柵極結構以使得導通狀態電阻顯著增加。而且，當施加高柵極電壓時可更好地形成工作Id-Vd曲線的拐點區，這增加了器件的工作電壓窗。因為反向摻雜區203和柵極結構之間的較長距離使得來自反向摻雜區203的摻雜物不太可能橫向擴散，這降低了斷開狀態期間的結漏電流。可以在不改變任何工藝參數的情況下利用現有的用於低電壓電晶體的CMOS製造操作步驟來製造圖2的HV MOSFET 200。用於形成HVM0SFET 200的方法通過在器件的不同區域中採用這些方法中的一些來利用現有的製造工藝。因此，僅需改變光刻掩模。圖3是示出了用於形成根據本發明的各個方面的半導體器件的方法300的流程圖。方法300通過示出了示意性局部橫截面側視圖的圖4A、圖4B、圖5、圖6A、圖6B、圖7、圖8和圖9來解釋。概括地說，方法300由框301開始，其中在襯底中形成相反摻雜的第一阱和第二阱。該方法繼續進行至框303，其中在該襯底上方形成器件柵極和至少兩個偽柵極。該器件柵極形成在第一阱和第二阱上方。該偽柵極形成在第二阱上方。第一阱和第二阱可以通過被稱為本徵區(native region)的間隙分開。該方法繼續進行至框305,其中形成保護性掩模以對第一阱中鄰近於器件柵極的輕摻雜源極區圖案化開口，然後對輕摻雜源極區進行注入。在一些實施方式中，該方法繼續進行至框307，其中當形成用於互補MOSFET的輕摻雜區域時，對偽柵極之間的反向摻雜區進行圖案化和注入。換言之，框307用於在形成用於NMOS的輕摻雜源極區時形成PM0S，反之亦然。在其他的實施方式中，在後面的階段對反向摻雜區進行注入並且不實施框307。在框309中，在各個柵極的側壁上形成間隔件。在框311中，形成源極區和漏極區。用相同導電類型的摻雜物摻雜源極區和漏極區。該方法繼續進行至框313，其中對襯底拾取區和反向摻雜區進行圖案化和注入。該反向摻雜區注入可以在實施框307的情況下實施或代替框307實施。該方法繼續進行至框315，其中對源極區和漏極區、器件柵極、偽柵極以及反向摻雜區的頂部形成矽化物表面。圖4A、圖4B、圖5、圖6A、圖6B、圖7、圖8和圖9是根據本發明的各方面在各個製造階段的高電壓電晶體器件的示意性局部橫截面側視圖。可以理解，為了更好地理解本發明的發明構思而將這些附圖簡化。因此，應該注意到，可以在圖4A、圖4B、圖5、圖6A、圖6B、圖7、圖8和圖9中所示的工藝之前、之中和之後提供另外的工藝，並且一些其他的工藝在本文中僅做簡要描述。高電壓半導體電晶體器件可以是高電壓N型MOS電晶體(HV NM0S)或者高電壓P型MOS電晶體(HV PMOS))。高電壓P型電晶體(HV PM0S)可以通過顛倒適當的導電類型並在P阱和η阱下方添加深η阱(DNW)來形成。為了簡明起見，下面的大部分論述涉及HVNM0S，並且只論述對HV PMOS的一些不同之處。參見圖4Α，HV NMOS電晶體包括襯底445。襯底445是摻雜有諸如硼的P型摻雜物的矽襯底。在襯底445上形成隔離結構450、451和452。在多個實施方式中，隔離結構450、451和452是淺溝槽隔離(STI)結構，每一個都包括介電材料。該介電材料可以是氧化矽或氮化矽。按照圖3的操作301，在隔離結構450和452之間，在襯底445上形成摻雜阱460和461。摻雜阱460摻雜有諸如硼的P型摻雜物，以及摻雜阱461摻雜有諸如砷或磷的N型摻雜物。摻雜阱461也可以被稱為N漂移區。STI結構可以在摻雜阱460和461之前或之後形成。圖4Β示出了形成HV PMOS電晶體而非HV NMOS電晶體的可選實施方式，在襯底中形成深N阱462，並且在深N阱上方形成具有相反導電類型的阱460和461——阱460可以摻雜有N型摻雜物，而阱461可以摻雜有P型摻雜物。參見圖5和圖3的操作303，在襯底445上方形成柵極堆疊件470、471和472。柵極堆疊件470、471和472包括各自的柵極介電層480、481和482。在一種實施方式中，柵極介電層480、481和482每一個都包含氧化矽。柵極堆疊件470、471和472還包括分別設置在柵極介電層480、481和482上方的各自的柵電極層490、491和492。柵電極層490、491和492每一個都可以包括多晶矽材料或金屬或它們的組合。如果使用金屬柵極，則將實施去除多晶矽材料和沉積金屬層的各種操作。
如圖5中所示，在摻雜阱460的一部分以及摻雜阱461的一部分的上方形成柵極堆疊件470。在摻雜阱461的一部分上方形成柵極堆疊件471和472。柵極堆疊件471和472用作偽柵極。在偽柵極471和柵極470之間限定間隙495。在偽柵極471和472之間限定另一間隙496。偽柵極471和472每一個均具有由器件的技術節點限定的最小長度，但根據偽柵極的數量和漂移區的大小可以更長。間隙495和496每一個也均具有由器件的技術節點限定的最小距離，但根據器件設計也可以更長。間隙495和496可以有不同的長度。現在參見圖6A和圖3的操作305，形成光刻膠掩模402以保護摻雜阱461不被注入。通過光刻工藝，例如通過形成光刻膠層並在光掩模402內圖案化光刻膠層而形成光刻膠掩模402。之後實施離子注入工藝以在摻雜阱460中形成輕摻雜源極區405。柵極堆疊件470在離子注入工藝期間也用作保護性掩模並且保護其下方的部分摻雜阱460不被注入。因為本實施方式示出了 HV NMOS器件，所以輕摻雜源極區405可以摻雜有諸如砷或磷的N型摻雜物。在注入後去除光掩模402。現在參見圖6B和圖3的任選操作307，形成光刻膠掩模403以保護摻雜阱460不被注入。光刻膠掩模403通過光刻工藝形成，例如通過形成光刻膠層並在光掩模403內圖案化光刻膠層而形成。在一些實施方式中，光掩模403在器件柵極470上方可以是連續的。之後實施離子注入工藝從而在摻雜阱461中形成輕摻雜區406。輕摻雜區406是上述的反向摻雜區。柵極堆疊件471和472在離子注入工藝期間也用作保護性掩模並保護其下方的部分摻雜阱461不被注入。因為本實施方式示出了 HV NMOS器件，所以反向摻雜區406摻雜有諸如硼的P型摻雜物。在CMOS工藝中，與在互補電晶體中形成輕摻雜源極區的同時實施輕摻雜。對於HV NM0S，該操作與在PMOS中對輕摻雜源極區進行注入同時實施。現在參見圖7和圖3的操作309，然後分別在柵極堆疊件470、471和472的側壁上形成柵極間隔件410、411、412、413、414和415。柵極間隔件410和411也可以被視為柵極堆疊件470的一部分；柵極間隔件412和413也可以被視為柵極堆疊件471的一部分；以及類似地，間隔件414和415也可以被視為柵極堆疊件472的一部分。柵極間隔件410-415採用沉積工藝和蝕刻工藝(例如，各向異性蝕刻工藝)形成。柵極間隔件410-415包括適合的介電材料諸如氮化矽、氧化矽、碳化矽、氮氧化矽或它們的組合。之後，在圖3的操作311中，形成光刻膠掩模420以覆蓋柵極堆疊件470、471和472每一個的一部分。光刻膠掩模420通過光刻工藝形成。如圖7所不,光刻膠掩模420也填充了柵極之間的間隙。光刻膠掩模420的一個目的是保護下面的摻雜阱461的區域不被摻雜。分別在摻雜阱460和摻雜阱461中形成重摻雜的源極區430和重摻雜的漏極區431。重摻雜的源極區430和重摻雜的漏極區431可以通過離子注入工藝或擴散工藝形成。源極區430和漏極區431也可以被稱為有源區。源極區430和漏極區431摻雜有具有與摻雜阱461相同的導電類型的摻雜物。因而，對於HV NM0S，源極區430和漏極區431每一個均摻雜有諸如砷或磷的N型摻雜物。由於摻雜物不能穿透柵極堆疊件470、471和472以及柵極堆疊件周圍的間隔件410-415，因此形成與柵極堆疊件470的柵極間隔件410自對準的源極區430，以及形成與柵極堆疊件472的柵極間隔件415自對準的漏極區431。以這樣的方式，偽柵極堆疊件472有助於「推動」漏極區431遠離源極區430。
形成高電壓電晶體器件的傳統方法不包括形成偽柵極堆疊件471和472。這樣，傳統方法依賴於使用光刻膠掩模來準確地限定高電壓電晶體器件的漏極區範圍。這就將負擔加至用於形成光刻膠掩模的光刻工藝並且可能導致不希望發生的結果。在本文中，柵極堆疊件471和472的形成使得漏極區431能夠以自對準的方式形成，從而使得漏極區的邊緣與柵極間隔件415的邊緣對準。光刻膠掩模420用於保護摻雜阱461的區域不被摻雜而不再用於限定漏極區431的範圍。因而，減少了光刻膠掩模420的覆蓋要求一其能夠形成得略寬一點或略窄一點，而不影響漏極區431的範圍，只要光刻膠掩模420的邊緣形成在柵極堆疊件470-472 「之內」即可。此外，在半導體製造工藝中，具有最佳覆蓋控制的製造階段通常是形成柵極堆疊件470、471和472的階段。在各種實施方式中，偽柵極堆疊件472用於限定漏極區431的範圍。由於覆蓋控制在形成偽柵極堆疊件471的製造階段是相對更好的，因此與使用光刻膠掩模來限定漏極區431的範圍相比，則能夠更準確地控制漏極區431的精確範圍或尺寸。現在參見圖8和圖3的操作313，對襯底拾取區432以及在一些實施方式中對反向摻雜區406進行注入。形成光刻膠掩模421以覆蓋柵極堆疊件470、471和472每一個的一部分、源極區430和漏極區431。光刻膠掩模421通過光刻工藝形成。如圖8所示，光刻膠掩模421填充了器件柵極470和第一偽柵極471之間的間隙。因而，器件柵極470和第一偽柵極471之間的阱區未接收任何摻雜物。利用與阱460具有相同導電類型而與阱461具有相反導電類型的摻雜物以高密度和濃度摻雜襯底拾取區。根據本發明的各種實施方式，可以以與CMOS工藝全都兼容的三種不同方式對反向摻雜區406進行注入。第一次機會是在圖3的框307，使用輕摻雜濃度。在該操作中形成的反向摻雜區406將與偽柵極的間隔件重疊。第二次機會是在框313，與襯底拾取區域同時並使用高摻雜濃度。在該操作中形成的反向摻雜區406僅包括偽柵極間隔件之間的範圍。第三種方法包括第一次和第二次機會，並形成具有最高摻雜物濃度的反向摻雜區406。現在參見圖9和圖3的操作315，在剝離或灰化工藝中去除光刻膠掩模421。之後，在暴露的表面上實施自對準娃化物(silicidation)工藝以形成自對準的娃化物(也被稱為矽化物)元件440、441、442、443、444、446和447。更具體地，在區域432的暴露表面中形成矽化物元件440 ;在源極區430的暴露表面中形成矽化物元件441 ;在漏極區431的暴露表面中形成矽化物元件447 ;在柵極間隔件413和414之間的反向摻雜區406的表面中形成娃化物兀件446 ;以及在柵電極的暴露表面中形成娃化物兀件442、443和444。柵極間隔件在自對準矽化物工藝中用作保護性掩模。使用光刻膠保護氧化物(resist protection oxide, RP0)層448用於阻止在第一偽柵極471和器件柵極470之間的間隙區域中形成矽化物元件。在某些實施方式中，RPO層448可以做得更大以包括部分偽柵極以使得在偽柵極上方或在反向摻雜區406上方不形成矽化物。根據各種實施方式，反向摻雜區充分遠離器件柵極。反向摻雜區和器件柵極之間的距離是至少0.05微米，並且可以是至少0.1微米。正如本文所公開的，它們之間的最小距離通過光刻工藝的技術節點來控制，其包括至少一個部件寬度(一個偽柵極長度)和部件之間(偽柵極和器件柵極之間)的最小間隔。技術節點的最小間隔也控制反向摻雜區的最小長度，其可以是至少0.05微米，並且可以是0.1微米。當然，可以使用更大的距離。
圖10示出了諸如圖1A所示的常規HV MOS與諸如圖2所示的根據本發明的HV MOS的理論Id-Vd曲線。y軸表示歸一化的漏極電流與飽和狀態時漏極電流之比(Id/Idsat)。x軸表示漏極電壓。線1001、1003、1005、1007對應於本發明的HV MOS0線1011、1013、1015、1017對應於圖1A的常規HV MOS0線對(line pairs)示出了不同柵極電壓下器件的行為。線對1001和1011對應於I伏的柵極電壓。線對1003和1013對應於1.5伏的柵極電壓。線對1005和1015對應於2.5伏的柵極電壓。線對1007和1017對應於3.3伏的柵極電壓。在I伏和1.5伏的低柵極電壓下，線對有效地重疊以使得這些電晶體之間不存在性能差異。然而，在2.5伏和3.3伏的較高柵極電壓下，線1005和1007出現增強的拐點區。由於可以在較低的漏極電壓下獲得較高的電流，因此增強的拐點區增加了電晶體的工作窗。更大的工作窗可以改善器件的線性並確保器件正確地運行。本發明的各種實施方式提供了一些優點，可以理解，不同的實施方式可以提供不同的優點，並且沒有特定優點是所有實施方式所必需的。一個優點是(一個或多個)偽柵極堆疊件能夠有效地「推動」漏極區遠離源極區和器件柵極。另一個優點是偽柵極堆疊件的使用放鬆了與現有工藝相關聯的嚴格的重疊要求。應該理解，可以實施額外的工藝以完成HV NMOS的製造。例如，這些額外的工藝包括互連結構(例如，為諸如HV NMOS的電晶體提供電互連的線和通孔、金屬層、以及層間電介質)的形成、鈍化層的沉積、和封裝。為簡明起見，這些額外的工藝在此不作描述。可以使用多於兩個偽柵極結構以在漂移區中形成多於一個反向摻雜區。例如，可以使用三個偽柵極結構來形成兩個反向摻雜區。根據漂移區大小和最小的柵極和間隔的大小，若干反向摻雜區都可以是適合的。如果使用多於一個反向摻雜區，則對它們來說具有不同的摻雜物濃度是可能的。例如，最靠近器件柵極的反向摻雜區可以具有較高的摻雜物濃度，因為其與襯底拾取區同時被注入，而更靠近漏極區的反向摻雜區可以具有較低的摻雜物濃度，因為其與互補電晶體的輕摻雜源極區同時被注入。在一些實施方式中，可以對反向摻雜區進行額外的不同摻雜物注入以調節有效摻雜物濃度。例如，如果在互補輕摻雜源極區的有效摻雜物濃度和襯底拾取區的有效摻雜物濃度之間的有效摻雜物濃度是所需要的，則可以對該反向摻雜區在例如與輕摻雜源極區同時進行重複反向摻雜(counter-counter doping)。本領域技術人員可以在不對標準CMOS製造流程增加額外工藝的情況下設計出大量方法來調節有效摻雜物濃度。本發明的多種實施方式涉及一種半導體器件。該半導體器件包括:都在襯底中形成的第一摻雜區和第二摻雜區，第一和第二摻雜區具有相反的導電類型；在襯底上方形成的第一柵極，該第一柵極覆蓋第一摻雜區的一部分和第二摻雜區的一部分；在襯底上方形成的兩個或兩個以上第二柵極，該第二柵極覆蓋第二摻雜區的不同部分；位於第二摻雜區中僅設置在兩個或兩個以上第二柵極之間的一個或多個第三摻雜區，使得第三摻雜區和第二摻雜區具有相反的導電類型；位於第一摻雜區中的源極區；以及位於第二摻雜區中關於第二柵極與第一柵極相對設置的漏極區。本發明的某些實施方式涉及一種半導體器件。該半導體器件包括:每一個都在襯底上形成的第一摻雜阱和第二摻雜阱，該第一和第二摻雜阱中的一個摻雜有P型摻雜物，而該第一和第二摻雜阱中的另一個摻雜有N型摻雜物；部分地設置在第一和第二摻雜阱的上方的器件柵極結構，該器件柵極結構包括多晶矽柵電極，其中柵電極的整個上表面都為矽化的；以及位於第二摻雜阱上方的兩個偽柵極結構，這兩個偽柵極結構通過具有最小指定距離的間隙與器件柵極結構分開，其中在偽柵極結構之間的第二摻雜阱的反向摻雜區摻雜有P型摻雜物。本發明的又一些實施方式涉及一種製造半導體器件的方法。該方法包括:在襯底中形成具有相反導電類型的第一阱和第二阱；在襯底上方形成器件柵極和兩個或兩個以上偽柵極，該器件柵極形成在第一阱和第二阱上方，該偽柵極形成在第二阱上方，第一阱和第二阱通過間隙分開；對位於第二阱中偽柵極之間的反向摻雜區進行圖案化和注入；以及形成具有相同導電類型的源極區和漏極區，該源極區形成在未被器件柵極覆蓋的一部分第一阱中，該漏極區形成在鄰近並超出與器件柵極相距最遠的偽柵極的一部分第二阱中；以及，形成源極區和漏極區的矽化物表面。前述內容概要描述了若干實施方式的部件，以使本領域的技術人員可以更好地理解上文的詳細描述。本領域的技術人員應該理解，他們可以容易地利用本發明作為基礎來設計或修改其他用於達到與本文所介紹的實施方式相同的目的和/或實現相同的優點的工藝和結構。本領域的技術人員還應該認識到，這些等價結構並不偏離本發明的精神和範圍，他們也可以在不偏離本發明的精神和範圍的基礎上做出不同的改變、替代和變化。例如，高電壓器件可以不限於NMOS器件，並且可以擴展到具有類似結構和構造的PMOS器件，除了可能顛倒所有摻雜類型並根據PMOS設計修改尺寸之外。此外，也可以將PMOS器件設置在用於隔離器件的深摻雜阱袋中。
權利要求
1.一種半導體器件,包括: 第一摻雜區和第二摻雜區，二者均形成在襯底中，所述第一摻雜區和所述第二摻雜區具有相反的導電類型； 第一柵極，形 成在所述襯底上方，所述第一柵極覆蓋所述第一摻雜區的一部分以及所述第二摻雜區的一部分； 兩個或兩個以上第二柵極，形成在所述襯底上方，所述第二柵極覆蓋所述第二摻雜區的不同部分； 一個或多個第三摻雜區，位於所述第二摻雜區中，僅設置在所述兩個或兩個以上第二柵極之間，其中所述第三摻雜區和所述第二摻雜區具有相反的導電類型； 源極區，位於所述第一摻雜區中；以及 漏極區，位於所述第二摻雜區中，關於所述第二柵極與所述第一柵極相對設置。
2.根據權利要求1所述的半導體器件，其中，所述第三摻雜區與所述第一柵極的邊緣相距至少0.05微米。
3.根據權利要求1所述的半導體器件，其中，所述半導體器件為NMOS，所述第一摻雜區具有P型導電性，所述第二摻雜區具有η型導電性，所述第三摻雜區具有P型導電性。
4.根據權利要求1所述的半導體器件，進一步包括位於所述第一摻雜區和所述第二摻雜區下方的深η阱區，其中，所述半導體器件為PMOS，所述第一摻雜區具有η型導電性，所述第二摻雜區具有P型導電性，所述第三摻雜區具有η型導電性。
5.根據權利要求1所述的半導體器件，其中， 所述源極區和所述漏極區重摻雜有所述第二摻雜區的導電類型；並且 所述第一柵極構成電晶體的柵極。
6.根據權利要求1所述的半導體器件，其中，所述第一柵極、所述源極區、所述漏極區、所述兩個或兩個以上柵極具有完全矽化的上表面。
7.—種半導體器件,包括: 第一摻雜阱和第二摻雜阱，每一個都形成在襯底中，所述第一摻雜阱和所述第二摻雜阱中的一個摻雜有P型摻雜物，並且所述第一摻雜阱和所述第二摻雜阱中的另一個摻雜有N型摻雜物； 器件柵極結構，部分地設置在所述第一摻雜阱和所述第二摻雜阱的上方，所述器件柵極結構包括多晶矽柵電極，其中所述柵電極的整個上表面都為矽化的；以及 兩個偽柵極結構，設置在所述第二摻雜阱上方，所述兩個偽柵極結構通過具有最小指定距離的間隙與所述器件柵極結構分開，其中所述偽柵極結構之間的所述第二摻雜阱的反向摻雜區摻雜有P型摻雜物。
8.根據權利要求7所述的半導體器件，其中，在所述第一摻雜阱中包括第一部分和第二部分，所述第一部分和所述第二部分具有比所述第一摻雜阱和所述第二摻雜阱更高的摻雜濃度，所述第一部分用作電晶體的源極區；在所述第二摻雜阱中包括第三部分和第四部分，所述第三部分和所述第四部分與所述兩個偽柵極結構的邊緣自對準，所述第三部分用作所述電晶體的漏極區，而所述第四部分用作所述反向摻雜區，並且所述第一部分和所述第三部分摻雜有N型摻雜物；以及所述器件柵極結構用作所述電晶體的柵極。
9.一種製造半導體器件的方法，包括: 在襯底中形成具有相反導電類型的第一阱和第二阱； 在所述襯底上方形成器件柵極以及兩個或兩個以上偽柵極，所述器件柵極形成在所述第一阱和所述第二阱上方，所述偽柵極形成在所述第二阱上方，所述第一阱和所述第二阱通過間隙分開； 對位於所述第二阱中所述偽柵極之間的反向摻雜區進行圖案化和注入； 形成具有相同導電類型的源極區和漏極區，所述源極區形成在未被所述器件柵極覆蓋的一部分所述第一阱中，所述漏極區形成在鄰近並超出距離所述器件柵極最遠的所述偽柵極的一部分所述第二阱中；以及 形成所述源極區和所述漏極區的矽化物表面。
10.根據權利要求9所述的方法，進一步包括在對反向摻雜區進行圖案化和注入之前在所述柵極的側壁 上形成間隔件。
全文摘要
本發明提供了一種半導體器件及其形成方法。該半導體器件包括都在襯底中形成的第一摻雜區和相反摻雜的第二摻雜區；形成覆蓋一部分第一摻雜區和一部分第二摻雜區的第一柵極；在襯底上方形成覆蓋第二摻雜區的不同部分的兩個或兩個以上第二柵極；位於第二摻雜區中僅設置在兩個或兩個以上第二柵極之間的一個或多個第三摻雜區，使得第三摻雜區和第二摻雜區具有相反的導電類型；位於第一摻雜區中的源極區；以及位於第二摻雜區中關於第二柵極與第一柵極相對設置的漏極區。本發明提供了用於高電壓電晶體器件的偽柵極。
文檔編號H01L21/28GK103178097SQ20121053341
公開日2013年6月26日 申請日期2012年12月11日 優先權日2011年12月23日
發明者曾華洲, 謝孟緯 申請人:臺灣積體電路製造股份有限公司