薄膜半導體器件及其製造該器件的方法
2023-09-10 02:19:50 2
專利名稱：薄膜半導體器件及其製造該器件的方法
技術領域：
本發明涉及一種薄膜半導體器件及其製造該器件的方法。
本申請要求1日本專利申請號為2002-064795的優先權，申請日為2002年3月11日，在此結合全部作為參考。
因此，一種薄膜半導體器件，其N溝道和P溝道的電晶體由一種位於玻璃基片上的多晶矽材料構成，該器件具有上述缺陷，由於其在600℃以下的低溫進行的處理和多晶矽表面方向的複雜性，使其具有大的界面態密度(interface state density)(典型值為5×1011/cm2比單晶矽的1×1011/cm2)，而且上述兩種具有較低的溝道雜質濃度的電晶體之一的Vth值由於表面態密度變化的影響而大幅度地波動。相應地，驅動電路的電壓不能降低到Vth的最大波動值以下，所以不可能將電壓降低到2.5V以下，即降低能量消耗。
作為降低上述Vth波動的方法，在申請號為Hei 8-107153的日本專利公開了一種方法，其中，在使用單晶矽的情況下，將N溝道電晶體的柵多晶矽製成N(負)型，將P溝道電晶體的柵多晶矽製成P(正)型，從而利用柵極工作函數的作用，或在SOI(絕緣體上的矽，Siliconon Insulator)結構的情況下，與單晶矽的情況相反，將N溝道電晶體的柵多晶矽製成P型，將P溝道電晶體的柵多電晶體製成N型，從而利用柵極工作函數的作用。
但是，儘管由在玻璃基片上形成的和通過受激雷射等進行多晶化的a-Si(非晶矽)具有通常正界面態密度，所以有必要通過將N溝道電晶體的柵多晶矽製成N型、和將P溝道電晶體的柵多晶矽製成P型的方式降低Vth，所述方式與日本專利Hei 8-107153公開的SOI結構的情況正好相反。不可能只通過利用柵極工作函數的作用來有效地降低Vth波動。
例如，假設柵氧化薄膜的膜厚度是50納米，其界面態密度(Qss)為5×1011/cm2)，獲得2V以下的Vth值所需的溝道雜質濃度對於P溝道型約為2.1×1016/cm3，對於N溝道型約為1.8×1017/cm3，這表明了從N溝道型幾乎能夠獲得足夠的溝道雜質濃度，但對於P溝道型，與單晶矽Si的情況下，約5×1011/cm2的非常大的Qss值相比，不能認為溝道雜質濃度是足夠的，因此Vth波動(標準偏移)超過0.3V，所以將上述方法應用於以低於2.5V的電壓工作的低電壓電路非常困難。
根據本發明的第一方面，提供了一種薄膜半導體器件，其包括一個N溝道MOS電晶體和一個P溝道MOS電晶體，其各具有一個作為有源層的形成在一個絕緣基片上的多晶矽層，
其中第一柵極由位於N溝道MOS電晶體的多晶矽層上的柵絕緣膜形成的，第一柵極包括一個N型的多晶矽；其中第二柵極由位於P溝道MOS電晶體的多晶矽層上的柵絕緣膜形成的，第二柵極包括一個P型的多晶矽；其中所述有源層的結構是，其厚度小於在形成溝道轉換時的耗盡層的寬度。
在上述第一方面中，優選的方式是其中第一和第二柵極為層疊結構，該結構由多晶矽和金屬、或多晶矽和矽化物組成。
另一優選的方式是其中多晶矽層和柵絕緣膜始終地位於至少第一和第二柵極的下面，而且第一和第二柵極的每一個通過連接孔連接到對應的柵連接線。
再一優選的方式是其中多晶矽層的厚度設為約60納米。
根據本發明的第二方面，提供了一種薄膜半導體器件製造方法，其包括以下步驟在絕緣基片上通過保護膜、或直接地在所述絕緣基片上澱積具有預定薄膜厚度的非晶矽；通過使用雷射將非晶矽多晶化，從而形成多晶矽層；將多晶矽層構圖為多個島，從而形成N溝道MOS電晶體的形成區域和P溝道MOS電晶體的形成區域；向N溝道MOS電晶體的形成區域注入第二種或第一種導電型的雜質，從而形成P型或N型的第一區域；向P溝道MOS電晶體的形成區域注入第一種或第二種導電型的雜質，從而形成N型或P型的第二區域；
在N溝道MOS電晶體的形成區域的第一區域形成第一柵絕緣膜，在P溝道MOS電晶體的形成區域的第二區域形成第二柵絕緣膜；在第一和第二柵絕緣膜上澱積多晶矽；向N溝道MOS電晶體的形成區域中的第一柵絕緣膜上的多晶矽注入第一種導電型的雜質，從而在第一柵絕緣膜上形成N型的多晶矽；向P溝道MOS電晶體的形成區域中的第二柵絕緣膜上的多晶矽注入第二種導電型的雜質，從而在第二柵絕緣膜上形成P型的多晶矽；在每個N型和P型多晶矽上形成金屬膜或矽化物膜，並將所述金屬膜或矽化物膜構圖，從而在N型的多晶矽上形成第一柵極，在P型的多晶矽上形成第二柵極；和向N溝道MOS電晶體的形成區域注入第一種導電型的雜質，向P溝道MOS電晶體的形成區域注入第二種導電型的雜質，從而分別形成源區和漏區。
在上述第二方面，優選的方式是其中每個第一和第二柵極都以下述方式形成，該方式中多晶矽和金屬、或多晶矽和矽化物是層疊的。
另一優選的方式是其中所述多晶矽層和第一柵絕緣膜始終位於至少第一柵極的下面，和其中所述多晶矽層和第二柵絕緣膜始終位於至少第一柵極的下面，從而減少了柵極中的不均勻的臺階。
另一優選的方式是其中多晶矽的厚度設為約60納米。
根據本發明的第三方面，提供了一種薄膜半導體器件的製造方法，其包括以下步驟在絕緣基片上通過保護膜或直接地在絕緣基片上，澱積具有預定的薄膜厚度的非晶矽；通過使用雷射將所述非晶矽多晶化，從而形成多晶矽層；將多晶矽層構圖為多個島，從而形成N溝道MOS電晶體的形成區域和P溝道MOS電晶體的形成區域；向N溝道MOS電晶體的形成區域注入第二種或第一種導電型的雜質，從而形成了P型或N型的第一區域；向P溝道MOS電晶體的形成區域注入第一種或第二種導電型的雜質，從而形成了一個N型或P型的第二區域；在N溝道MOS電晶體的形成區域的第一區域形成第一柵絕緣膜，在P溝道MOS電晶體的形成區域的第二區域形成第二柵絕緣膜；在第一和第二柵絕緣膜上澱積多晶矽；向N溝道MOS電晶體的形成區域的第一柵絕緣膜的多晶矽上注入第一種導電型的雜質，從而在第一柵絕緣膜上構成一個N型的多晶矽；向P溝道MOS電晶體的形成區域的第二柵絕緣膜上的多晶矽注入第二種導電型的雜質，從而在第二柵絕緣膜上構成一個P型的多晶矽；在每個N型和P型的多晶矽上形成一個金屬膜或矽化物膜，並構圖所述金屬膜或矽化物膜，從而在N型的多晶矽上形成第一柵極，在P型的多晶矽上形成第二柵極；以及在N溝道MOS電晶體的形成區域和P溝道MOS電晶體的形成區域的至少其中之一上，形成一個LDD(輕度摻雜的漏極，LightlyDoped Drain)；以及向N溝道MOS電晶體的形成區域注入第一種導電型的雜質，向P溝道MOS電晶體的形成區域注入第二種導電型的雜質，從而分別形成源區和漏區。
根據本發明的第四個方面，其中提供了一種薄膜半導體器件製造方法，其包括以下步驟在絕緣基片上，通過保護薄或直接地在絕緣基片上，澱積具有預定的薄膜厚度的非晶矽；通過使用雷射使所述非晶矽多晶化，從而形成多晶矽層；將所述多晶矽層構圖為多個島，從而形成N溝道MOS電晶體的形成區域，和P溝道MOS電晶體的形成區域；在N溝道MOS電晶體的形成區域的第一區域形成第一柵絕緣膜，以及在P溝道MOS電晶體的形成區域的第二區域形成第二柵絕緣膜；分別在第一和第二柵絕緣膜上澱積所述多晶矽，並構圖所述澱積的多晶矽，從而在第一柵絕緣膜上形成第一柵極，在第二柵絕緣膜上形成第二柵極；向所述N溝道MOS電晶體的形成區域注入第一種導電型的雜質，從而分別形成N型的源區和漏區，並形成了構成了第一柵極的N型多晶矽；和向所述P溝道MOS電晶體的形成區域注入第二種導電型的雜質，從而分別形成P型的源區和漏區，並形成了構成了第二柵極的P型多晶矽。
根據本發明的第五方面，其中提供了一種薄膜製造方法，其包括以下步驟在絕緣基片上，通過保護膜或直接地在絕緣基片上，澱積具有預定膜厚度的非晶矽；通過使用雷射使所述非晶矽多晶化，從而形成多晶矽層；將所述多晶矽層構圖為多個島，從而形成N溝道MOS電晶體的形成區域，和P溝道MOS電晶體的形成區域；在N溝道MOS電晶體的形成區域的第一區域形成第一柵絕緣膜，在P溝道MOS電晶體的形成區域的第二區域形成第二柵絕緣膜；分別在第一和第二柵絕緣膜上澱積多晶矽，並構圖所述澱積的多晶矽，從而在第一柵絕緣膜上形成第一柵極，並在第二柵絕緣膜上形成第二柵極；向N溝道MOS電晶體的形成區域注入第一種導電型的雜質，從而形成了一個輕度摻雜的漏區，並同時形成了構成第一柵極的N型多晶矽；和向P溝道MOS電晶體的形成區域注入第二種導電型的雜質，從而形成了一個輕度摻雜的漏區，並同時形成了構成第二柵極的P型多晶矽。
在N溝道MOS電晶體的形成區域的第一柵極和P溝道MOS電晶體的形成區域的第二柵極中的至少一個柵極的側壁形成一個側壁絕緣膜；以及注入用於柵極和作為掩碼的側壁中的至少一種的雜質，從而形成了源區和漏區。
利用上述配置，當在位於透明絕緣基片上的多晶矽層的N溝道MOS電晶體和P溝道MOS電晶體中形成柵多晶矽時，所述N溝道MOS電晶體的柵多晶矽製成N型，P溝道MOS電晶體的柵多晶矽製成P型，而且所述多晶矽層是特殊構成的，以使它們具有小於轉換耗盡層的寬度的厚度，從而提高了溝道雜質濃度，同時降低了閾值電壓(Vth)，因此即使在所述多晶矽具有高界面態的情況下，也可能將Vth值的波動降低到傳統技術的一半以下。
如圖2所示，在如玻璃基片1等的透明絕緣基片上，藉助於位於其下的保護膜2設置多晶矽層3，在其上通過柵絕緣膜4形成了多晶矽5，以這種方式，在該方式下，N溝道電晶體101的多晶矽5可以製成N型，P溝道電晶體201的多晶矽5可以製成P型，多晶矽層3形成的膜厚度小於當N溝道層和P溝道層轉換為導電型時擴展的耗盡層的寬度。
因此，通過向N溝道和P溝道電晶體提供不同導電型的柵多晶矽5和具有小於在轉換時擴展的耗盡層的寬度的厚度的多晶矽層3，當同時將薄膜電晶體的各溝道的雜質濃度增加到2×1016/cm3以上時，有可能降低閾值電壓(Vth)，為了降低界面態密度(Qss)的影響，因此大幅度地抑制了Vth值的波動。
如上所述，根據本發明所述薄膜半導體器件及其製造方法提供了以下效果本發明的第一個效果是即使在N溝道和P溝道的區域具有高的雜質濃度的情況下，也能夠將閾值電壓(Vth)降低到預定值以下。
這是因為所述N溝道電晶體的柵多晶矽是N型的，所述P溝道電晶體的柵多晶矽是P型的，而且，所述多晶矽具有的厚度小於耗盡層在溝道轉換時的寬度。
本發明的第二個效果是可以減少Vth的波動，從而能夠提高邏輯電路設計的自由度和增加生產製造產量。
這是因為高的溝道雜質濃度對特別如多晶矽的高的界面態密度的影響很小。
本發明的第三個效果是可以防止構成柵極的柵金屬在某一步驟時被斷開。
這是因為多晶矽和柵絕緣膜以構圖方式被設置在柵極的下面。
圖1是表示了根據本發明實施例1所述的一種薄膜半導體器件的平面圖；圖2是根據本發明第一實施例所述的一種薄膜半導體器件的橫截面圖；圖3A-3C是根據本發明第一實施例所述的薄膜半導體器件的一種製造方法的連續過程的橫截面圖；圖3D-3F是根據本發明第一實施例所述的薄膜半導體器件的一種製造方法的連續的橫截面圖；圖3G-3H是根據本發明第一實施例所述的薄膜半導體器件的一種製造方法的連續的橫截面圖；圖4A-4C是根據本發明第二實施例所述的薄膜半導體器件的一種製造方法的連續的橫截面圖；圖4D是根據本發明第二實施例所述的薄膜半導體的一種製造方法的連續的橫截面圖；圖5A-5C是根據本發明第三實施例所述的薄膜半導體的一種製造方法的連續的橫截面圖；圖6是根據本發明第四實施例所述的一種薄膜半導體器件的配置的平面圖。
根據本發明各優選實施例中所述的薄膜半導體器件，它包括N溝道MOS電晶體和P溝道MOS電晶體，其每個都是由多晶矽層、柵絕緣膜、以及包含了設置在諸如玻璃基片的透明絕緣基片上的多晶矽的柵極形成，其中與形成MOS電晶體的源極/漏極或LLD(輕摻雜漏極)注入雜質時的步驟相同或不同的另一步驟中，將雜質注入到柵多晶矽，用來將N溝道製成N型，將P溝道製成P型，同時形成多晶矽層，其厚度小於在溝道轉換時形成的耗盡層的寬度，從而提高了溝道雜質濃度，同時降低了閾值電壓(Vth)，即使在多晶矽具有高的界面態的情況下，也可將Vth值的波動減小到傳統方法的一半以下，這樣就實現了對低電壓電路的驅動。第一實施例首先，參照圖1-2和3A-3H，其描述了根據本發明第一實施例所述的一種薄膜半導體器件及其製造方法。其中，圖3A-3H表示了一系列製造步驟，為繪圖方便起見，對其進行了分割。
下面將參照圖3A-3H描述根據本發明第一實施例所述的薄膜半導體的一種製造方法。首先，如圖3A所示，在玻璃基片1上形成了由SiO2構成的底層保護膜2，其厚度約為100納米(1000A)，通過LP-CVD(低壓化學氣相澱積)或PE-CVD(等離子體-增強化學氣相澱積)形成了一個厚度約為60納米的a-Si3。在通過PE-CVD(等離子體-增強化學氣相澱積)方法形成時，在通過使用受激雷射等進行多晶化的步驟前，將所述a-Si3脫氫到1％以下。之後，通過受激雷射等具有等於晶化強度的80-95％的能級的方法，對所述其上形成了a-Si3的基片進行晶化。
下一步，通過完成島的光致抗蝕劑處理以及島的幹蝕刻處理，將所述多晶矽3絕緣為多個島，每個島對應於每個元件，以至於通過光致抗蝕劑處理，選擇性地將硼(B)離子摻雜或注入到N溝道電晶體的形成區域(見圖3B)，選擇性地將磷(P)離子摻雜或注入到P溝道電晶體的形成區域(見圖3C)。在本實施例中，硼離子和磷離子的實際摻雜量分別為4×1012/cm2，和1×1012/cm2。應該注意，向N溝道和P溝道摻雜離子的順序對本發明所述的各項效果沒有影響，也可以採用相反的順序。
下一步，如圖3D所示，通過LP-CVD(低壓化學氣相澱積)或PE-CVD(等離子體-增強化學氣相澱積)，生成一個厚度約為50納米的柵氧化膜4、以及生成摻雜了磷(P)離子為大約5×1019/cm3的厚度約為100納米的柵多晶矽5，之後通過光致抗蝕劑處理，通過選擇地僅將硼(B)離子以大約1×1016/cm2摻雜或注入到P溝道電晶體的形成區域，用來將柵多晶矽5轉換為P型。注意到，如何確定柵多晶矽5的導電型對於本發明所述的效果沒有影響，所以通過摻雜B離子，然後將硼(P)離子注入到N溝道電晶體的柵多晶矽5，可以得到相同的效果。
下一步，如圖3E所示，根據需要通過雷射退火等激活基片後，由Cr或類似元素構成的柵金屬6生長的厚度約為100納米，之後通過選擇性地完成柵的光致抗蝕劑處理和柵的幹蝕刻處理而形成柵極。
在選擇性地形成了柵極後，在LDD結構的情況下，通過光致抗蝕劑處理和通過離子注入或摻雜，選擇性地形成了LDD7(見圖3F和3G)，而且，通過進行源極/漏極的對硼(B)摻雜的光致抗蝕劑處理、硼(B)離子摻雜處理、源極/漏極的對磷(P)摻雜的光致抗蝕劑處理、以及磷(P)離子摻雜處理，選擇性地或按柵極自對準的方式，形成了P溝道源極/漏極8和N溝道的源極/漏極9(見圖3G)。
最後，生成一個由SiNx等構成的其厚度約為200納米的層間絕緣膜10，並進行退火激活，之後通過進行接觸孔的光致抗蝕劑處理和接觸孔的幹蝕刻處理，選擇性地形成連接孔11，將其上形成的鋁生長成厚度約為500納米，以選擇性的通過光致抗蝕劑處理和蝕刻處理形成鋁布線12(見圖3H)。
這樣，根據第一實施例所述的製造方法，所述N溝道電晶體的柵多晶矽5製成N型，所述P溝道電晶體的柵多晶矽製成P型，多晶矽3的厚度小於轉換耗盡層的寬度，以使當N溝道或P溝道區域的雜質濃度設為2×1016/cm3或更高時，也有可能將N溝道和P溝道電晶體的Vth值降低到2V以下，從而由於高的溝道雜質濃度降低了特定於多晶矽的高界面態密度的影響，並抑制了波動，這樣產生了提高設計的自由度和提高生產邏輯電路的產量的效果。
通過下述P溝道電晶體的Vth的近似方程，可以進一步進行解釋。P溝道電晶體的Vth值如下Vth＝-Qs/Cox-2Φn+(Φm+Φn)-Qss/Cox×q∴Qs＝(2×Ks×ε0×q×Nd×2×Φn)1/2
C＝(2×Ks×ε0×Φinv/q/Nd)1/2其中Qs為耗盡電荷；Cox為每單位面積中的柵絕緣膜電容；Φn為溝道部分的準費爾米(quasi-Fermi)電平；Φm為柵多晶矽的準費爾米電平；q為元電荷；Qss為界面態密度；Ks為介電常數ε0為真空介電常數Nd為溝道部分的施主密度Xdmax為最大耗盡層寬度；和Φinv為反轉電壓。
為了將P溝道電晶體的Vth值降低到2V以下，P溝道電晶體的柵多晶矽5和N溝道電晶體的柵多晶矽5通常製成N型，因為在製造時這樣更為容易，傳統上有必要將溝道濃度設置為9×1013/cm3以下，因為多晶矽的Qss值約為5×1011/cm2，與單晶矽的值相比非常大，這樣有以下關係Qs＜＜Qss×q。因此，所述P溝道電晶體的Vth值取決於界面狀態密度的參數的程度高於取決於溝道濃度的程度，所以由標準偏差(σ)表示的大幅度波動傳統上接近0.3V。另一方面，在N溝道電晶體的情況下，其有一個N型的柵，所以將Vth值降低到2V以下所需的溝道濃度為2×1017/cm3，具有Qs＞Qss×q的關係，以至Vth值由進入溝道的硼(B)離子的摻雜量決定，所以給出的波動σ≈0.1V。
相反地，在所述第一實施例中，N溝道電晶體的柵多晶矽5製成N型，P溝道電晶體的柵多晶矽5製成P型，而且，提供了有源層的多晶矽3具有小於耗盡層的寬度的厚度，所述耗盡層在N溝道電晶體和P溝道電晶體的溝道反轉時擴展，用來將Vth值降低到2V以下，即使當N溝道電晶體的溝道部分的雜質濃度上升到約2×1017/cm3時，和當P溝道電晶體的溝道部分的雜質濃度上升到約8×1016/cm3時，因此對於N溝道和P溝道電晶體分別有以下關係Qs＞Qss×q，和Qs≈Qss×q，以使特別是N溝道電晶體的波動減半，因此大幅度地提高了電路設計的自由度和處理能力(至少兩倍)。
而且，通過使至少兩層的柵極由多晶矽和金屬構成，或分別由多晶矽和矽化物構成，沒有必要在相互獨立的N溝道和P溝道電晶體內，建立一種柵連接，即使在諸如CMOS轉換器的電路中，這樣可以應用與其他情況一樣地運用CMOS設計規則。第二實施例參照圖4A-4D，以下將描述根據本發明第二實施例所述的一種薄膜半導體器件及其製造方法。為繪圖方便起見，對圖4A-4D進行了劃分。與上述第一實施例相反，在上述實施例中，根據本發明，應用了採用光致抗蝕劑處理LDD(輕度摻雜漏極)結構，並且本實施例將本發明應用於一種採用自對準(SA)結構的LDD，從而能夠減少各步驟所需時間。
圖4A-4D表示了製造所述構造的薄膜半導體器件的方法。在這些圖中，本實施例至生成柵氧化膜4之前的步驟與第一實施例相同。之後，如圖4A所示，柵多晶矽5生長到厚度約為60納米。優選地，考慮到潛在的由於離子摻雜引起的穿孔現象，所述柵多晶矽5形成大致與電晶體有源層相同的厚度，或比其稍厚。之後，為N溝道和P溝道電晶體設置柵極的所述多晶矽5，通過柵光致抗蝕劑處理和柵幹蝕刻處理而構圖到預定的區域。
下一步，通過對硼(B)摻雜進行源極/漏極的光致抗蝕劑處理和隨後的硼(B)離子摻雜處理，將硼(B)離子摻雜到P溝道區域，以選擇性地形成P溝道電晶體的P溝道的源極/漏極8和柵多晶矽5(見圖4B)。隨後，通過對磷(P)摻雜進行源極/漏極的光致抗蝕劑處理和隨後的磷離子摻雜，將磷(P)離子摻雜到N溝道區域，以選擇性地形成N溝道電晶體的N型源極/漏極9和柵多晶矽5(見圖4C)。應該注意的是，完成硼(B)離子摻雜的源極/漏極光致抗蝕劑處理、硼(B)離子摻雜處理、磷(P)離子摻雜的源極/漏極光致抗蝕劑處理和磷(P)離子摻雜處理的順序不限於上述順序，並且可以顛倒，都可得到本發明所述的效果。
下一步，在對柵多晶矽5進行矽化的處理之後，提供了厚度約為200納米的層間絕緣膜10的SiNx通過PE-CVD(等離子體-增強化學氣相澱積)方法生長，並為激活雜質而進行退火，然後，通過對觸接孔進行光致抗蝕劑處理和接觸孔的幹蝕刻處理，在其中形成接觸孔11。然後，形成厚度約為500納米的鋁膜、通過對鋁的光致抗蝕劑處理和鋁的幹蝕刻處理，形成鋁布線12，從而完成了薄膜半導體基片(見圖4D)。
通過應用上述製造方法，除第一實施例所述的效果之外，有可能在將離子分別摻雜到N溝道的源極/漏極和P溝道的源極/漏極的同時，形成N型的柵多晶矽5和P型的柵多晶矽5，因此減少了該步驟所需的時間。第三實施例以下將描述一種根據本發明第三實施例的薄膜半導體器件及其製造方法，參照圖5A-5C。與上述通過SA(自對準)的方式將本發明應用於LDD(輕度摻雜漏極)結構的第二實施例相反，在本實施例將本發明應用於一個使用了側面壁的LDD結構。
所述製造方法參見圖5A-5C。在所述圖中，本實施例在通過柵幹蝕刻處理對組成柵極的柵多晶矽5構圖的步驟前採用了與第二實施例相同的步驟。在柵極被構圖後，通過對硼(B)摻雜進行輕度摻雜漏極的光致抗蝕劑處理和隨後的硼(B)離子注入處理(見圖5A)，選擇性地形成P溝道電晶體的LDD(見圖5A)，然後，通過對磷(P)摻雜進行輕度摻雜漏極的光致抗蝕劑處理和隨後進行的磷(P)離子注入處理(見圖5B)，選擇性地形成N溝道電晶體的LDD(見圖5B)。應該注意的是，完成P溝道電晶體的LDD和N溝道電晶體的LDD的順序對於本發明所述效果沒有影響，而且可以顛倒，也能夠獲得本發明相同的效果。
還應注意，如果僅在P溝道或N溝道電晶體中形成LDD，會使另一電晶體的源極/漏極的光致抗蝕劑處理，和隨後進行的源極/漏極摻雜過程提前進行。
下一步，在形成LDD後，提供側壁襯墊14的SiO2膜通過LP-CVD(低壓化學氣相澱積)或PE-CVD(等離子體-增強化學氣相澱積)形成的厚度約為30納米，通過RIE(反應離子蝕刻)(Reactive IonEtching)方式形成的側壁襯墊14的厚度約為200納米(見圖5C)。所述對硼(B)摻雜的源極/漏極的光致抗蝕劑處理和對柵多晶矽5矽化過程後進行的處理與第二實施例所述的處理相同。
在所述方式下，儘管第三實施例採用了與實施例2相同的步驟來確定柵多晶矽5的導電類型，但第三實施例通過使用側壁襯墊14形成了LDD，所以能夠實現LDD的長度(1微米以下)小於與第一實施例相比的覆蓋光致抗蝕劑的對準精度，因此提高了LDD電晶體的性能。第四實施例以下將描述一種根據本發明第四實施例的薄膜半導體器件及其製造方法，參照圖6。應該注意的是，本實施例的特徵是設法防止柵金屬布線在某一臺階被斷開，並與實施例1具有相同的製造步驟。
在上述實施例1中(參見圖1)，層疊的由柵多晶矽5和由Cr等柵金屬6構成的柵極採用如下方式定位，沿多晶矽3和柵氧化膜4上的邊緣擴展，以使所述柵金屬6可能在一臺階中被斷開。
為防止它斷開，在本實施例中，如圖6所示，所述多晶矽3和柵氧化膜4按照以下方式形成，在該方式中其在層疊的由柵多晶矽5和柵金屬6構成的柵極的下面擴展。因此，可能會在元件部分除去位於柵金屬6下面的形成多晶矽島3的臺階，從而防止易於以柱狀物生長的Cr的斷開。
顯然，本發明不僅限於上述實施例，但在未偏離本發明所述的範圍和精神的情況下，可以變化和修正。例如，在上述實施例中，儘管描述的是製造n增強型半導體器件的方法，本發明也可以應用於耗盡型半導體器件。
權利要求
1.一種薄膜半導體器件，其包括一個N溝道MOS電晶體和一個P溝道MOS電晶體，每個電晶體具有在一個絕緣基片上形成的作為有源層的多晶矽層，其中第一柵極通過位於所述N溝道MOS電晶體的所述多晶矽層上的第一柵絕緣膜形成，所述第一柵極包括了一個N型的多晶矽；其中第二柵極通過位於所述P溝道MOS電晶體的所述多晶矽層上的第二柵絕緣膜形成，所述第二柵極包括了一個P型的多晶矽；其中這樣形成所述有源層，以至其厚度小於形成溝道反轉時的耗盡層的寬度。
2.如權利要求1所述的薄膜半導體器件，其中所述第一和第二柵極具有層疊的結構，其結構是由所述多晶矽和金屬或由所述多晶矽和矽化物構成的。
3.如權利要求1所述的薄膜半導體器件，其中設置所述多晶矽層和所述第一柵絕緣膜使其位於至少所述第一柵極的下面，而且所述第一柵極布線通過接觸孔連接到所述第一柵極，以及其中設置所述多晶矽層和所述第二柵絕緣膜使其位於至少第二柵極的下面，而且所述第二柵極布線通過接觸孔連接到所述第二柵極。
4.如權利要求1所述的薄膜半導體器件，其中所述多晶矽層的厚度被設置為約60納米。
5.一種薄膜半導體器件的製造方法，其包括步驟通過一個保護膜在一個絕緣基片上，或直接地在所述絕緣基片上，澱積具有預定膜厚度的非晶矽；通過採用雷射，將所述非晶矽進行多晶化，從而形成一個多晶矽層；構圖所述多晶矽層為多個島，從而形成一個N溝道MOS電晶體的形成區域和一個P型電晶體的形成區域；將第二種或第一種導電型的雜質注入到所述N溝道MOS電晶體的形成區域，從而形成一個P型或N型的第一區域；將第一種或第二種導電型的雜質注入到所述P溝道MOS電晶體的形成區域，從而形成一個N型或P型的第二區域；在所述N溝道MOS電晶體的形成區域的所述第一區域形成第一柵絕緣膜，在所述P溝道MOS電晶體的形成區域的所述第二區域形成第二柵絕緣膜；在所述第一和第二柵絕緣膜上澱積多晶矽；將第一種導電型的雜質注入到位於所述N溝道MOS電晶體的形成區域的所述第一柵絕緣膜的所述多晶矽上，從而在所述第一柵絕緣膜上形成N型的多晶矽；將第二種導電型的雜質注入到位於所述P溝道MOS電晶體的形成區域的所述第二柵絕緣膜上的所述多晶矽，從而在所述第二柵絕緣膜上形成了一個P型的所述多晶矽；在每個所述N型的或P型的多晶矽上形成金屬膜或矽化物膜，並構圖所述金屬膜或所述矽化物膜，從而在所述N型的所述多晶矽上形成第一柵極，在所述P型的所述多晶矽上形成第二柵極；和向所述N溝道MOS電晶體的形成區域注入第一種導電型的雜質，向所述P溝道MOS電晶體的形成區域注入第二種導電型的雜質，從而分別形成了源區和漏區。
6.如權利要求5所述的薄膜半導體器件製造方法，其中所述第一柵極和第二柵極中的每個按照以下方式形成，即所述多晶矽和金屬或所述多晶矽和矽化物按層疊方式形成。
7.如權利要求5所述的薄膜半導體器件的製造方法，其中所述多晶矽層和所述第一柵絕緣膜設置在至少所述第一柵極的下面，並且其中所述多晶矽層和所述第二柵絕緣膜設置在至少所述第一柵極的下面，從而減少了所述柵極中的不均勻的臺階。
8.如權利要求5所述的薄膜半導體器件的製造方法，其中所述多晶矽層的厚度被設為約60納米。
9.一種薄膜半導體器件的製造方法，其包括步驟通過一個保護膜在一個絕緣基片上，或直接地在所述絕緣基片上，澱積具有預定膜厚度的非晶矽；通過採用雷射，將所述非晶矽進行多晶化，從而形成一個多晶矽層；構圖所述多晶矽層為多個島，從而形成一個N溝道MOS電晶體的形成區域和一個P型電晶體的形成區域；將第二種或第一種導電型的雜質注入到所述N溝道MOS電晶體的形成區域，從而形成一個P型或N型的第一區域；將第一種或第二種導電型的雜質注入到所述P溝道MOS電晶體的形成區域，從而形成一個N型或P型的第二區域；在所述N溝道MOS電晶體的形成區域的所述第一區域形成第一柵絕緣膜，在所述P溝道MOS電晶體的形成區域的所述第二區域形成第二柵絕緣膜；在所述第一和第二柵絕緣膜上澱積多晶矽；將第一種導電型的雜質注入到位於所述N溝道MOS電晶體的形成區域的所述第一柵絕緣膜的所述多晶矽上，從而在所述第一柵絕緣膜上形成N型的多晶矽；將第二種導電型的雜質注入到位於所述P溝道MOS電晶體的形成區域的所述第二柵絕緣膜上的所述多晶矽，從而在所述第二柵絕緣膜上形成P型的所述多晶矽；在每個所述N型的或P型的多晶矽上形成金屬膜或矽化物膜，並構圖所述金屬膜或所述矽化物膜，從而在所述N型的多晶矽上形成第一柵極，以及在所述P型的多晶矽上形成第二柵極；和在所述N溝道MOS電晶體的形成區和所述P溝道MOS電晶體的形成區的至少一個中，形成一個輕度摻雜的漏區；和向所述N溝道MOS電晶體的形成區域注入第一種導電型的雜質，向所述P溝道MOS電晶體的形成區域注入第二種導電型的雜質，從而分別形成了源區和漏區。
10.如權利要求9所述的薄膜半導體的製造方法，其中所述第一柵極和第二柵極中的每個按照以下方式形成，即所述多晶矽和金屬或所述多晶矽與矽化物按層疊方式形成。
11.如權利要求9所述的薄膜半導體器件的製造方法，其中所述多晶矽層和所述第一柵絕緣膜設置在至少所述第一柵極的下面，並且其中所述多晶矽層和所述第二柵絕緣膜設置在至少所述第一柵極的下面，從而減少了所述柵極中的不均勻的臺階。
12.如權利要求9所述的薄膜半導體器件的製造方法，其中所述多晶矽層的厚度設為約60納米。
13.一種薄膜半導體器件的製造方法，其包括步驟通過一個保護膜在一個絕緣基片上，或直接地在所述絕緣基片上，澱積具有預定膜厚度的非晶矽；通過採用雷射，將所述非晶矽進行多晶化，從而形成一個多晶矽層；構圖所述多晶矽層為多個島，從而形成一個N溝道MOS電晶體的形成區域和一個P型電晶體的形成區域；在所述N溝道MOS電晶體的形成區域的所述第一區域形成第一柵絕緣膜，在所述P溝道MOS電晶體的形成區域的所述第二區域形成第二柵絕緣膜；分別在所述第一和第二柵絕緣膜上澱積多晶矽，並構圖所述澱積的多晶矽，從而在所述第一柵絕緣膜上形成第一柵極，以及在所述第二柵絕緣膜上形成第二柵極；將第一種導電型的雜質注入到位於所述N溝道MOS電晶體的形成區域，從而分別形成N型的源區和漏區，並同時形成一個N型的構成所述第一柵極的所述多晶矽；和將第二種導電型的雜質注入到位於所述P溝道MOS電晶體的形成區域，從而分別形成P型的源區和漏區，並同時形成一個P型的構成所述第二柵極的所述多晶矽。
14.如權利要求13所述的薄膜半導體器件製造方法，其中所述第一柵極和第二柵極中的每個按照以下方式形成，即所述多晶矽和金屬或所述多晶矽和矽化物按層疊方式形成。
15.如權利要求13所述的薄膜半導體器件的製造方法，其中所述多晶矽層和所述第一柵絕緣膜設置在至少所述第一柵極的下面，並且其中所述多晶矽層和所述第二柵絕緣膜設置在至少所述第一柵極的下面，從而減少了所述柵極中的不均勻的臺階。
16.如權利要求13所述的薄膜半導體器件的製造方法，其中所述多晶矽層的厚度設為約60納米。
17.一種薄膜半導體器件製造方法，其包括步驟通過一個保護膜在一個絕緣基片上，或直接地在所述絕緣基片上，澱積具有預定膜厚度的非晶矽；通過採用雷射，將所述非晶矽進行多晶化，從而形成一個多晶矽層；構圖所述多晶矽層為多個島，從而形成一個N溝道MOS電晶體的形成區域和一個P型電晶體的形成區域；在所述N溝道MOS電晶體的形成區域的所述第一區域形成第一柵絕緣膜，以及在所述P溝道MOS電晶體的形成區域的所述第二區域形成第二柵絕緣膜；分別在所述第一和第二柵絕緣膜上澱積多晶矽，並構圖所述澱積的多晶矽，從而在所述第一柵絕緣膜上形成第一柵極，以及在所述第二絕緣膜上形成第二柵極；將第一種導電型的雜質注入到所述N溝道MOS電晶體的形成區域，從而形成一個輕度摻雜的漏區，並同時形成N型的構成所述第一柵極的多晶矽；和將第二種導電型的雜質注入到所述P溝道MOS電晶體的形成區域，從而形成一個輕度摻雜的漏區，並同時形成P型的構成所述第二柵極的多晶矽；在所述N溝道MOS電晶體的形成區域的所述第一柵極和所述P溝道MOS電晶體的形成區域的所述第二柵極的至少一個柵極的側壁上形成側壁絕緣膜；和用所述柵極和所述作為掩模的側壁中的至少一個注入雜質，從而形成源區和漏區。
18.如權利要求17所述的薄膜半導體器件製造方法，其中所述第一柵極和第二柵極中的每個按照以下方式形成，即所述多晶矽和金屬或所述多晶矽和矽化物按層疊方式形成。
19.如權利要求17所述的薄膜半導體器件的製造方法，其中所述多晶矽層和所述第一柵絕緣膜設置在至少所述第一柵極的下面，並且其中所述多晶矽層和所述第二柵絕緣膜設置在至少所述第一柵極的下面，從而減少了所述柵極中的不均勻的臺階。
20.如權利要求17所述的薄膜半導體器件的製造方法，其中所述多晶矽層的厚度設為約60納米。
全文摘要
本發明公開了一種半導體器件，其具有一個N溝道MOS電晶體和P溝道MOS電晶體，所述N溝道與P溝道MOS電晶體的每個由多晶矽層、柵絕緣膜、和包括了位於玻璃基片上的柵多晶矽的柵極構成。所述半導體器件的製造方法包括步驟與注入雜質同時或在不同的另一步驟中，向所述柵多晶矽注入雜質，在形成MOS電晶體的源極/漏極時，或形成LDD(輕度摻雜漏極)時，在N溝道MOS電晶體中形成一個N型的柵多晶矽，在P溝道MOS電晶體中形成一個P型的柵多晶矽，而且，將所述多晶矽層的厚度設為小於形成溝道反轉時出現的耗盡層的寬度。這樣，降低了MOS電晶體的閾值電壓的波動，從而實現了低電壓驅動。
文檔編號H01L21/8238GK1444281SQ03120029
公開日2003年9月24日 申請日期2003年3月11日 優先權日2002年3月11日
發明者高橋美朝 申請人:日本電氣株式會社