製造集成電路信道區域的方法

2023-09-12 15:21:45

專利名稱：製造集成電路信道區域的方法
技術領域：
本發明大體上系關於集成電路(IC)裝置，以及關於製造此集成電路裝置的方法。詳言之，本發明系關於製造具有含鰭狀信道區域(fin-shaped channel region)之電晶體或FinFET之集成電路的方法。
背景技術：
譬如超大規模集成電路(ULSI)之集成電路(IC)，能包括多達一百萬個電晶體或更多。ULSI電路能包括互補金屬氧化物半導體(CMOS)場效電晶體(FET)。此等半導體能包括設置在信道區域上方和源極與漏極區域之間之半導體柵極。源極與漏極區域一般用P型摻雜物(例如，硼)或N型摻雜物(例如，磷)來高濃度摻雜(heavily doped)。
當電晶體變得較小時，則希望能增加於信道區域中電荷載子之移動率(mobility)。增加電荷載子之移動率會增加電晶體之切換速度。已提出由非矽之材料所形成之信道區域，以增加電荷載子之移動率。例如，一般使用多晶矽信道區域之習知薄膜電晶體形成於玻璃(例如，SiO2)基板上之矽鍺(Si-Ge)外延層(epitaxial layer)上。能藉由使用輻射脈波雷射束以熔化和結晶譬如無定形矽氫化物(a-Si:H)、無定形鍺氫化物(a-Ge:H)、或類似物之半導體薄膜之技術，而形成Si-Ge外延層。
於譬如金屬氧化物半導體場效電晶體(MOSFET)之整塊型式(bulk-type)裝置，使用Si-Ge材料能用來增加電荷載子移動率，尤其是電洞型(hole-type)載子。譬如含有鍺之矽信道之張力應變矽信道區域(tensilc strained silicon channel region)，由於減少了載子散射和由於減少了於含鍺材料中電動之質量，而能具有較習知Si信道區域大2至5倍之載子移動率。依照用於整塊型式裝置之習知Si-Ge形成技術，摻雜物植入分子束外延(MBE)技術形成Si-Ge外延層。然而，MBE技術需要非常複雜和昂貴之裝備，而不適宜用於大量生產IC。
譬如垂直雙柵極絕緣層上覆矽(SOI)電晶體或FinFET之雙柵極電晶體相關於高驅動電流和高度的免除簡訊道效應而具有顯著之優點。由黃(Huang)等人所提出之一篇論文，題目是「次50奈米(nm)FinFETPMOS」(1999年IEDM)討論矽電晶體，其中主動層由二側之柵極所圍繞。然而，使用習知之IC製造工具和技術可能很難製造雙柵極架構。再者，因為相關於矽鰭之外形構造，則可能很困難圖案化。於小的關鍵尺寸，也許不可能圖案化。
舉例來說，鰭架構能位於矽二極體層之上，由此達成SOI架構。已發現習知之FinFET SOI裝置經由使用半導體基板架構形成裝置而具有許多之優點，包括裝置之間較佳之絕緣、減少漏電流、減少CMOS組件之間之鎖住(latch-up)、減少晶片電容、以及減少或消除源極和漏極區域之間耦接之簡訊道。雖然習知之FinFET SOI裝置由於SOI架構，比在整塊半導體基板上形成之MOSFET而具有優點，但是FinFET之一些基本特性，譬如載子移動率，系與其它MOSFET之那些基本特性相同，因為該FinFET源極、漏極和信道區域一般系由習知之整塊MOSFET半導體材料(例如，矽)製成。
FinFET SOI裝置之鰭架構能夠位於數個不同層之下，該數個不同層包括光阻層、底部抗反射層(BARC)、和多晶矽層。以此種配置模式會存在各種問題。光阻層也許要薄於整個鰭架構。反之，多晶矽層也許於該鰭架構之邊緣非常的薄。BARC也許於該鰭架構之邊緣很厚。此種配置導致對於BARC層和多晶矽層需要大的過度蝕刻。此等需求增加電晶體之尺寸。
當製造FinFET結構時，希望具有高縱橫比(aspect ratio)之鰭信道架構。對於鰭信道架構之較高縱橫比，允許將提供較大量之電流，流經相同數量之構形區域。迄今，對於大尺寸製造，尚不可實施製造高縱橫比FinFET。
因此，需要一種集成電路或電子裝置，其包括具有較高信道移動率、較高之免除簡訊道效應、以及較高驅動電流之信道區域。再者，需要一種圖案化具有小關鍵尺寸之FinFET裝置的方法。更再者，需要一種用於FinFET裝置製造應變矽鰭狀信道的方法。又再者，需要一種高縱橫比之FinFET裝置。又再者，需要一種製造高縱橫比鰭結構之有效方法。又再者，需要一種具有應變半導體鰭狀信道區域之FinFET裝置。又再者，需要一種製造具有應變半導體鰭狀信道之FinFET裝置之製程。

發明內容
一個實施範例系關於一種形成鰭狀信道區域的方法。該方法包括在絕緣層上設化合物半導體層，並在化合物半導體層中設溝槽。本方法亦包括在化合物半導體層之上和溝槽之內設應變半導體層。該溝槽關聯於鰭狀信道區域。該方法還包括從化合物半導體層之上去除應變半導體層，並去除化合物半導體層而留下應變半導體層，形成鰭狀信道區域。當去除該應變半導體層時，該應變半導體層留在溝槽內。
另一個實施範例系關於FinFET信道結構形成方法。該方法包括在基板之上之絕緣層之上設第一層，並於該第一層中設開口(aperture)。該第一層包括矽和鍺而該開口延伸至絕緣層。該方法亦包括提供應變材料於開口內，並去除該第一層而留下應變材料。
又另一個實施範例系關於製造包括以鰭為基礎之電晶體之集成電路的方法。該方法包括下列步驟提供絕緣材料；在該絕緣材料之上設置應變引起層；以及在該應變引起層中設開口。該方法還包括下列步驟藉由選擇外延生長而形成應變材料於該開口中；去除該應變引起層之至少一部分，由此留下該應變材料作為鰭結構；以及設置用於該鰭結構之柵極結構。


上文中將參照所附圖式而說明實施範例，各圖中相同之號碼系表示相同之組件，以及圖1為描繪於一製程之範例操作之流程圖，用來形成依照實施範例用於集成電路之以鰭為基礎之電晶體；圖2為根據實施範例依照圖1中所示製程製造之集成電路之部分之一般示意平面上視形；圖3為根據實施範例沿著圖2中剖線3-3所示集成電路部分之示意剖面形；圖4為根據實施範例沿著圖2中剖線4-4所示集成電路部分之示意剖面形；圖5為圖3中所示集成電路之部分之示意剖面形，顯示用於圖1中製程之於基板之上之絕緣層；圖6為圖5中所示集成電路之部分之示意剖面形，顯示化合物半導體沉積操作；圖7為圖6中所示集成電路之部分之示意剖面形，顯示溝槽形成操作；圖8為圖7中所示集成電路之部分之示意剖面形，顯示外延生長操作；圖9為圖8中所示集成電路之部分之示意剖面形，顯示化學機械研磨操作；圖10為圖9中所示集成電路之部分之示意剖面形，顯示選擇之蝕刻操作；圖11為圖5中所示集成電路之部分之示意剖面形，顯示柵極氧化物形成操作；圖12為描繪於另一製程之範例操作之流程圖，用來形成依照實施範例用於集成電路之以鰭為基礎之電晶體；圖13為根據另一實施範例依照圖12中所示製程製造之集成電路之部分之一般示意平面上視形；圖14為根據實施範例沿著圖13中剖線14-14所示集成電路之部分之示意剖面形，並顯示圖12中所示製程之掩模操作；圖15為描繪於又另一製程之範例操作之流程圖，用來形成依照實施範例用於集成電路之以鰭為基礎之電晶體；圖16為根據圖15中所示製程製造之集成電路之部分之示意剖面形，顯示間隔件材料供應操作；以及圖17為圖16中所示之部分之示意剖面圖形，顯示間隔件材料去除操作以留間隔件於開口中。
主要組件符號說明3-3剖線 4-4 剖線10 方法(製程)14-14 剖線15、25、45、55、65、75 步驟
22 源極區域 24漏極區域32、34 邊界 100 集成電路110、120 製程(流程圖) 130 絕緣層134掩模 140、144、150、151層142開口或溝槽143 上平面152鰭狀信道區域(信道區域)153上表面160 柵極介電層163橫向側165 步驟166柵極導體 167 上表面210製程(流程圖)225、227步驟具體實施方式
圖1為描繪圖案化以鰭為基礎電晶體或場效電晶體(FinFET)的方法或製程10之範例操作之流程圖。該流程圖以例示之方式顯示一些可以施行之操作。可使用附加之操作、較少之操作、或各操作之組合於各種不同之實施例中。流程圖110(圖12)顯示於選用(替代)之實施例，其中於蝕刻期間使用掩模步驟以保護源極和漏極位置。流程圖210(圖15)顯示另一選用(替代)之實施例，其中使用間隔件以增加該鰭結構之縱橫比。
於圖1中，於步驟15設有於絕源層之上包含有化合物半導體層之晶圓。該晶圓可購得或使用SIMOX(氧植入矽中以及退火或晶圓黏結)而製得。於步驟25，圖案化化合物半導體層以形成信道溝槽。於步驟45，半導體層形成於化合物半導體層之上和溝槽之中。於化合物半導體層中之溝槽最好是具有底部，該底部抵達絕源層之上表面。
於製程10之步驟55，半導體層於化合物半導體層之上平面化，由此而從該化合物半導體層之上表面去除該半導體層，並將該半導體層留於溝槽中。於步驟65，去除化合物半導體層，由此留下鰭狀信道結構或區域於該絕源層之上。於步驟75，設置柵極結構完成以鰭為基礎之電晶體。
參照圖2至圖4，使用製程10以形成包含有以鰭為基礎電晶體或FinFET之集成電路100的部分，該部分於圖2至圖11、圖13、圖14和圖16至圖17中未按照實際比例繪示。繪示圖3和圖4以顯示關聯於鰭狀信道區域152之高縱橫比。然而，其餘之圖式為了方便繪示之效果，並未繪出強調高縱橫比。應值得注意的是，圖1至圖10提供以示意方式顯示該等圖式，而並不是成比例之工程繪圖。於圖2中，上視圖顯示了於鰭狀信道區域152之相對側之源極區域22和漏極區域24。柵極導體166設於信道區域152和柵極介電層160之上，該柵極介電層160設於信道區域152之三側。如圖3中所示，柵極導體166具有U形剖面形狀，並能夠圍繞鰭狀信道區域152之三側。柵極導體166可以是金屬層或能夠是多金矽層(例如，摻雜之多金矽層)。或可選擇使用，導體166能僅設置鄰接信道區域152的橫向側。
介電層160可用任何適用於柵極結構之材料製成。介電層160能夠具有U形剖面形狀，並能夠在導體166之下。於一個實施例中，介電層160為熱生長之二氧化矽。於另一個實施例中，介電層160為高K柵極介電層、氮化矽層、或其它的絕緣體。層160和柵極導體166於鰭狀信道區域152之橫向側163上和上表面167之上形成柵極結構。信道區域152能夠經由從譬如矽鍺層之化合物半導體層長晶之外延生長而受到張力應變。
於圖4中，由介電層160覆蓋於源極區域22和漏極區域24之所有側。於另一實施例中，層160僅覆蓋信道區域152並僅設於柵極導體166之下。如圖2中所示，柵極導體166並不重疊於源極和漏極區域22和24。然而，柵極導體166能設至邊界32和34，甚至若設置適當的隔離的話，則可與邊界32和34重疊。
所具有之優點是，鰭狀信道區域152具有相對高之縱橫比。較佳之情況是，區域152具有約20nm至120nm之間高度(例如厚度)，和約5nm至20nm之間寬度。鰭寬度系由最小轉變柵極長度(minimumtransition gate length)(1/3至1/2柵極長度)所決定。於一個實施例中，縱橫比是在約4至6之間。相關於區域152之高縱橫比，經過相對小之區域設有高電流電晶體。
較好是，鰭狀信道區域152是依照製程10、製程110、或製程120所製造之張力應變矽材料。導體166能夠具有約500埃()至100埃之間之厚度，而柵極介電層160能夠具有約10埃()至50埃之間之厚度。雖然於圖2至圖4中顯示了信道區域152，但是信道區域152能夠使用具有各種不同型式之柵極結構。柵極導體166和介電層160並未以限定之方式顯示。
較佳之情況是，從源極區域22之末端至漏極區域24之末端之長度(圖2中上端至底端)為0.5至1微米之間，而源極與漏極區域24之寬度(從圖2中信道區域152之左邊至右邊)為約0.2至0.4微米之間。源極區域22與漏極區域24包括應變之矽材料、單一結晶材料、或化合物半導體材料。於一個實施例中，區域22與24系用與區域152相同之材料製成。區域22與24最好是摻雜了N型或P型摻雜物達每立方公分1014至1020濃度(1014至1020/cm3)。
鰭狀信道區域152設在絕緣層130之上。絕緣層130最好是埋置之氧化物結構(buried oxide structure)，譬如，二氧化矽層。於一個實施例中，層130具有約2000埃至2000埃之間之厚度。層130能夠設在任何型式之基板之上，或其本身可以是基板。
於一個實施例中，絕緣層130設在譬如矽基底層(base layer)150之半導體基底層之上。層130和150能夠包括矽或絕緣體上半導體(SOI)基板。或可選擇使用，鰭狀信道區域152能夠設在其它型式之基板或層之上。然而，較佳實施例在矽基板之上之譬如埋置之氧化物層(BOX)之絕緣層之上設有信道區域152。
關聯於區域22與24之電晶體能具有槓鈴(barbell)形狀，即具有用於漏極區域22與源極區域24之大的墊區域(pad region)。或可選擇使用，電晶體能夠是簡單的杆形(bar shaped)。圖2中所示之方向並非揭示成限定之樣式。
於圖5中，基板設置包括有層150和130。於圖5至圖11中，各種層和結構並未依照比例尺寸繪示，並且並不包括關聯於圖3至圖4之大高度。於圖6中，依照製程10(圖1)之步驟15，層140而設於層130之上。於一個實施例中，可藉由化學氣相沉積(CVD)而將層140沉積在絕緣層130之上。或可選擇使用，將層130、140和150作為SOI基板，其中層140包括矽鍺。
層140最好是化合物半導體層或者是譬如矽鍺層之應變引起半導體層。層140最好是如Si1-XGeX之組成物，其中X為約0.2，而更一般是在0.1至0.3之範圍。可使用各種方法來產生層140、130、和150。層140較好設為20nm至120nm厚度，並引起應變於後續形成區域152。
於圖7中，依照製程10(圖1)之步驟25，開口或溝槽142設於層140之上。較好，溝槽142具有而與層130之上平面143共平面之底部。或可選擇使用，溝槽142之底部可於層130之前終止。依於用於以鰭為基礎電晶體之設計標準和系統參數，對於溝槽142能使用各種尺寸。
於一個實施例中，溝槽142具有20至120nm之高度，和大約5至20nm之寬度。溝槽142通常關聯於鰭狀信道區域152之尺寸。再者，溝槽142能具有大約1.0至1.5微米間之長度，以及1.0微米長度(進入及出來相關於圖7之頁)。
於一個實施例中，溝槽142於光學微影術中製成。於一個此種製程中，使用抗反射塗層、硬掩模、和光阻材料來圖案化一層或數層於層140之上。使用圖案化之層或數層以選擇地蝕刻層140而創造溝槽142。
於圖8中，於製程10(圖1)之步驟45，層144形成於層140之上。較好是，層144填滿整個溝槽142。較佳之情況是，層144為由生長製程所形成之40至240nm之厚層。於一個較佳實施例中，層144為藉由使用矽烷、乙矽烷、和/或二氯甲矽烷(使用CVD或MBE)之選擇之矽外延生長所形成。
由於層140之化合物半導體層(矽鍺性質)，層144為應變層。溝槽142之側壁用作為用於層144之結晶生長之晶種(seed)。關聯於層140之矽鍺晶格得到更廣間隔開之於層144中之空隙矽晶格，由此於層144中造成張力應變。結果，關聯於層144之外延矽受到張力應變。
應用張力應變於層144引起關連於矽晶格之6個矽價帶(valancebands)中之4個增加能量，而其價帶之2個減少能量。量子效應之結果，當電子通過層144中該應變矽之較低能帶時，電子有效地減少約30重量％。結果，載子移動率於層144中戲劇性地增加，提供了對於電子可能的增加移動率80％或更多，對電動洞可能的增加移動率20％或更多。已發現增加移動率可維持電流場達1.5百萬伏特/公分。這些因素相信使得裝置速度能夠增加35％，而不須更減小體積，或減少功率消耗而不會降低性能。
於圖9中，於製程10(圖1)之步驟55，層144經由去除步驟。於一個實施例中，可使用化學機械研磨(CMP)而直接從層130之上去除所有之層144。CMP操作之性質允許層144保留在開口或溝槽142中，以形成信道區域152。或可選擇使用蝕刻製程以去除層144。
較佳情況是，停止CMP製程以便層144從溝槽142之底部至上表面153具有約20至120nm之間之高度。
於圖10中，依照製程10(圖1)之步驟165，去除層140。較佳情況是，用幹蝕刻技術選擇於層140之材料，而去除層140。於一個實施例中，幹蝕刻技術相關於矽而選擇用於矽鍺。能藉由溼或等向性蝕刻而去除層140。蝕刻技術對層144並不是選擇性，由此而留下鰭狀信道區域152。或可選擇使用，用蝕刻技術來去除層140。
於圖11中，依照製程10(圖1)之步驟175，形成閘電極層160。層160能夠熱生長或沉積於信道區域152之三個曝露側，達約10至50埃間之厚度。於圖3和圖4中，設置層160而完成柵極結構。層160可由CVD法所沉積之達500至1000埃之厚多晶矽層。
參照圖12，製程110相似於製程10，其中具有相同最後二個數字之步驟本質上是相同的。然而，製程110包括根據源極/漏極掩模去除化合物層140之步驟165。步驟165能施行而替代製程10(圖1)中步驟65。
參照圖13和圖14，於製程110之步驟165，掩模134於步驟165期間保護源極和漏極區域22和24。於一個實施例中，源極22和漏極區域24由層140製成，由此而提供用來維持於信道區域152上之張應力之矽鍺材料。於此方式中，掩模134防止層140移離端點(鰭狀電晶體之區域22和24)。或可選擇使用，區域22和24能夠是關聯於由掩模134所保護之層144之材料。掩模134可為光學微影術掩模、硬掩模、或其它適當的材料。於一個實施例中，掩模134為二氧化矽或氮化矽材料。
於圖14中，各種之層和結構並未按照比例尺寸繪製，亦未包括關聯於圖3至圖4之大高度。此外，於圖13至圖14中所示的是杆形狀而非槓鈴(bar-bell)形狀。
參照圖15，製程210相似於製程10和110，其中具有相同最後二個數字之步驟本質上是相同的。然而，製程210包括步驟227，其中間隔件材料生長在於步驟225中之變形內，以窄化溝槽之寬度。此一步驟允許對於將要建立之鰭狀信道區域152有較高之縱橫比。分別於製程10和110於步驟25和125後和於步驟45和145之前，可施行步驟227。
間隔件材料能夠是化合物半導體層，並能夠是與用於層140相同的材料。間隔件材料能夠選擇性地生長在溝槽142內，或生長橫過層140之上表面以及在溝槽142之內，然後選擇性地去除。
參照圖16與圖17，以下將討論製程210之步驟227。圖16與圖17並未按照尺寸比例繪製，亦未包括關聯於圖3至圖4之大高度。於此實施例中，步驟227形成譬如具有與層140相同鍺比例之矽鍺之化合物半導體材料之層151。層151最好生長在溝槽142之橫向側壁上，由此窄化溝槽142之寬度。層151最好是超薄層。
較佳之情況是，溝槽142具有約5至100nm間之原有寬度。能夠藉由使用層151而減少該原有之寬度達約10至30百分比或更多。
於圖17中，從層140之上表面去除層151。或可選擇使用，相似於製程10和110之步驟65和165，於步驟265中保留或去除層151。於一個實施例中，能藉由化學機械研磨而去除層151，該化學機械研磨可去除所有之層151和140部分。於步驟227後，繼續相似於製程10和製程110之製程210。
能藉由化學氣相沉積生長、ALD、或其它如保形層(conformal layer)之其它技術而沉積層151。圖16和圖17之剖面圖顯示如圖4至圖9之相同配置。
應了解到雖然所給予之詳細圖式、特定範例、材料型式、厚度、尺寸、和特定值提供了本發明之較佳實施範例，但是該較佳實施範例僅是為了說明之目的。本發明的方法和裝置並不限於所揭示之精確詳細說明和狀況。對於所揭示之詳細說明能夠作各種改變而不會偏離由下列申請專利範圍所界定之本發明之範圍。
權利要求
1.一種形成鰭狀信道區域(152)的方法，該方法包括以下步驟在絕緣層(130)上設化合物半導體層(140)；在該化合物半導體層(140)中設溝槽(142)；在該化合物半導體層(140)之上和溝槽(142)之內設應變半導體層(144)，該溝槽(142)關聯於該鰭狀信道區域(152)；從該化合物半導體層(140)之上去除應變半導體層(144)，由此留該應變半導體層(144)在該溝槽(142)之內；以及去除該化合物半導體層(140)以留下該應變半導體層(144)，並形成該鰭狀信道區域(152)。
2.如權利要求1所述的方法，還包括在鄰近該鰭狀信道區域(152)的橫向側壁設氧化物材料(160)，並在該氧化物材料(160)之上設柵極導體(166)。
3.如權利要求1所述的方法，其中該鰭狀信道區域(152)包括矽，而該化合物半導體層(140)為矽鍺層。
4.如權利要求1所述的方法，其中該第二去除步驟利用掩模(134)，該掩模(134)保護用為源極區域(22)和漏極區域(24)的該化合物半導體層(140)的部分。
5.一種FinFET信道結構形成方法，該方法包括在襯底之上的絕緣層(130)之上設第一層(140)，該第一層(140)包括矽和鍺；在該第一層(140)中設開口(142)，該開口(142)延伸至該絕緣層(130)；提供應變材料(144)在該開口(142)內；以及去除該第一層(140)而留下該應變材料(144)。
6.如權利要求5所述的方法，還包括沿著該應變材料(144)的側壁和頂面形成柵極介電層(160)。
7.如權利要求6所述的方法，其中該應變材料(144)通過選擇性外延而設於該第一層(140)之上。
8.一種製造集成電路的方法，該集成電路包括以鰭為基礎的電晶體，該方法包括下列步驟提供絕緣材料(130)；在該絕緣材料(130)之上設應變引起層(140)；在該應變引起層(140)中設開口(142)；通過選擇外延生長而形成應變材料(144)於該開口(142)中；去除該應變引起層(140)的至少一部分，由此留下該應變材料作為鰭結構(152)；以及設置用於該鰭結構(152)的柵極結構(166)。
9.如權利要求8所述的方法，其中該開口(142)的寬度介於20至120nm之間。
10.如權利要求5或8所述的方法，其中該去除步驟為選擇用於矽鍺的蝕刻步驟。
全文摘要
實施範例系關於一種FinFET信道結構形成方法。本方法能包括在絕緣層(130)之上設有化合物半導體層(140)，並在該化合物半導體層(140)中設有溝槽(142)，以及在該化合物半導體層(140)之上和溝槽(142)內設有應變半導體層(144)。該方法亦能包括從該化合物半導體層(140)之上去除應變半導體層(144)，由此留下應變半導體層(144)於溝槽(142)內，並去除該化合物半導體層(140)以留下應變半導體層(144)，並形成鰭狀信道區域(152)。
文檔編號H01L29/786GK1902744SQ200480040306
公開日2007年1月24日 申請日期2004年12月21日 優先權日2004年1月12日
發明者相奇, J·N·潘, 丘政錫 申請人:先進微裝置公司