分級電路以及使用分級電路的掃描驅動器的製作方法
2023-09-19 14:58:45 1
本申請要求於2015年7月28日提交至韓國知識產權局的第10-2015-0106678號韓國專利申請的優先權和權益，該韓國專利申請的全部內容以其整體通過引用併入本文。
技術領域
本發明實施方式的各方面涉及分級電路以及使用分級電路的掃描驅動器。
背景技術：
隨著信息技術的進步，顯示裝置作為信息與其使用者之間的媒介的重要性變得越來越高。反映這種趨勢，諸如液晶顯示裝置(LCD)、有機發光顯示裝置(OLED)和等離子體顯示面板(PDP)的這些顯示裝置的消費正在增加。
通常，顯示裝置包括將數據信號供應至數據線的數據驅動器、將掃描信號供應至掃描線的掃描驅動器以及具有位於掃描線和數據線的交叉區域中的像素的像素部。
包括在像素區域中的像素在掃描信號供應至掃描線時被選擇並且接收來自數據線的數據信號。接收到數據信號的像素向外部供應光，該光具有與該數據信號對應的亮度。
掃描驅動器包括連接至掃描線的級。級響應於來自時序控制器的信號向連接至級的掃描線供應掃描信號。為此，級中的每個包括P型電晶體(例如，PMOS)和/或N型電晶體(例如，NMOS)，並且可以與像素同時安裝到面板上。
在另一方面，安裝在面板上的級佔用一定量的安裝面積，並因此，期望使級的安裝面積減小或最小化的方法。
技術實現要素：
本發明實施方式針對能夠減少或最小化安裝面積的分級電路以及使用分級電路的掃描驅動器。
根據本發明的一些實施方式，提供了一種分級電路，包括：輸出部，配置為響應於第一節點的電壓、第二節點的電壓和供應至第一輸入端子的第一時鐘信號向第一輸出端子供應第i(其中i是自然數)進位信號以及向第二輸出端子供應第i掃描信號；控制器，配置為響應於供應至第一輸入端子的第一時鐘信號控制第二節點的電壓；上拉部，配置為響應於供應至第二輸入端子的上一級的進位信號控制第一節點的電壓；以及下拉部，配置為響應於第二節點的電壓和供應至第三輸入端子的下一級的進位信號控制第一節點的電壓，其中，下拉部包括第一電容器，第一電容器包括聯接至第一節點的第一電極和聯接至下一級的第二電極。
在實施方式中，第一電容器的第二電極聯接至第三輸入端子。
在實施方式中，第一電容器的第二電極聯接至下一級的第二輸出端子。
在實施方式中，上拉部包括第一電晶體，第一電晶體包括第一電極、柵電極和第二電極，其中，第一電極和柵電極均聯接至第二輸入端子，並且第二電極聯接至第一節點。
在實施方式中，分級電路還包括第一功率輸入端子和第二功率輸入端子，第一功率輸入端子配置為接收第一截止電壓，第二功率輸入端子配置為接收與第一截止電壓不同的第二截止電壓。
在實施方式中，輸出部包括：第二電晶體，聯接在第一輸入端子和第一輸出端子之間，並且包括聯接至第一節點的柵電極；第三電晶體，聯接在第一輸出端子和第二功率輸入端子之間，並且包括聯接至第二節點的柵電極；第四電晶體，聯接在第一輸入端子和第二輸出端子之間，並且包括聯接至第一節點的柵電極；第五電晶體，聯接在第二輸出端子和第一功率輸入端子之間，並且包括聯接至第二節點的柵電極；以及第六電晶體，聯接在第二輸出端子和第一功率輸入端子之間，並且包括聯接至第三輸入端子的柵電極。
在實施方式中，控制器包括：第七電晶體，包括第一電極和柵電極，第一電極和柵電極均聯接至第一輸入端子；第八電晶體，聯接在第七電晶體的第二電極和第二功率輸入端子之間，並且包括聯接至第一輸出端子的柵電極；第九電晶體，聯接在第一輸入端子和第二節點之間，並且包括聯接至第七電晶體的第二電極的柵電極；以及第十電晶體，聯接在第二節點和第二功率輸入端子之間，並且包括聯接至第一輸出端子的柵電極。
在實施方式中，下拉部包括：第十一電晶體和第十二電晶體，串聯聯接在第一節點和第二功率輸入端子之間，第十一電晶體和第十二電晶體中的每個包括聯接至第三輸入端子的柵電極；第十三電晶體和第十四電晶體，串聯聯接在第一節點和第二功率輸入端子之間，第十三電晶體和第十四電晶體中的每個包括聯接至第二節點的柵電極；以及第十五電晶體，聯接在第一輸出端子和第二功率輸入端子之間，並且包括聯接至第三輸入端子的柵電極。
在實施方式中，上一級的進位信號是第(i-1)進位信號或柵極啟動脈衝，以及下一級的進位信號是第(i+1)進位信號。
根據本發明的一些實施方式，提供了一種掃描驅動器，掃描驅動器包括多個分級電路，多個分級電路配置為向掃描線輸出多個掃描信號以及從外部接收時鐘信號，其中，多個分級電路中的第i(其中i是自然數)分級電路包括：輸出部，配置為響應於第一節點的電壓、第二節點的電壓和供應至第一輸入端子的第一時鐘信號向第一輸出端子供應第i進位信號以及向第二輸出端子供應第i掃描信號；控制器，配置為響應於供應至第一輸入端子的第一時鐘信號控制第二節點的電壓；上拉部，配置為響應於供應至第二輸入端子的上一級的進位信號控制第一節點的電壓；以及下拉部，配置為響應於第二節點的電壓和供應至第三輸入端子的下一級的進位信號控制第一節點的電壓，其中，下拉部包括第一電容器，第一電容器包括聯接至第一節點的第一電極和聯接至下一級的第二電極。
在實施方式中，第一電容器的第二電極聯接至第三輸入端子。
在實施方式中，第一電容器的第二電極聯接至下一級的第二輸出端子。
根據本發明實施方式的分級電路和使用分級電路的掃描驅動器可使節點Q的電壓的下降時間增加，並且同時，可最小化或減小電壓的升高。如果節點Q的電壓的下降時間增加，則輸出端子的電壓可以快速下降，並因此可提高可靠性，並且同時可使聯接至輸出端子的電晶體的安裝面積減小或最小化。而且，如果節點Q的電壓升高被減小，則可使聯接至節點Q的電晶體上的壓力減小，並且同時可使安裝面積減小或最小化。
附圖說明
現將參照附圖在下文中更充分地描述示例性實施方式；然而，這些示例性實施方式可以以不同的形式體現，且不應被理解為限於本文中所闡述的實施方式。相反，提供這些實施方式，使得本公開將是徹底且完全的，並且將示例性實施方式的範圍充分地傳達給本領域技術人員。
在附圖中，為了圖例的清楚，尺寸可被誇大。在說明書全文中，相同的附圖標記表示相同的元件。
圖1是示意性地示出根據本發明實施方式的顯示裝置的框圖。
圖2是圖1中所示的掃描驅動器的示意圖。
圖3是連接至級的端子的示意圖。
圖4示出根據圖3中所示的級的實施方式的電路。
圖5是示出圖4中所示的分級電路的驅動方法的波形圖。
圖6示出圖4中所示的節點Q的下降時間。
圖7示出根據本發明實施方式的仿真的結果。
圖8示出根據圖3中所示的級的實施方式的電路。
具體實施方式
在下文的詳細描述中，僅簡單地通過圖例示出並描述本發明的某些示例性實施方式。如本領域技術人員將認識到的，所描述的實施方式可在均不背離本發明的精神或範圍的情況下以各種不同的方式修改。因此，附圖和描述實際上應被認為是說明性的、而非限制性的。
除非另外限定，否則本文中使用的所有術語(包括技術術語和科學術語)具有與由本發明所屬技術領域的普通技術人員所通常理解的含義相同的含義。還將理解的是，除非本文中明確地如此定義，否則如常用詞典中限定的術語應被解釋成具有與其在相關技術領域的上下文中的含義一致的含義，並且不應以理想化或過於正式的含義進行解釋。
圖1是示意性地示出根據本發明實施方式的顯示裝置的框圖。雖然為便於描述，在圖1中顯示裝置被描述成液晶顯示器，但是本發明實施方式不限於此。
參照圖1，根據實施方式的顯示裝置可包括像素部100、掃描驅動器110、數據驅動器120、時序控制器130和主系統140。
像素部100可表示液晶面板的有效顯示區。液晶面板可包括薄膜電晶體(TFT)襯底和濾色器襯底。在TFT襯底和濾色器襯底之間可形成有液晶層。在TFT襯底上可形成有數據線D和掃描線S，並且在由掃描線S和數據線D限定的(例如，由掃描線S和數據線D分割的)區中可設置有多個像素。
TFT可包括在像素中的每個中。TFT可響應於來自掃描線S的掃描信號將經由數據線D供應的數據信號的電壓傳輸至液晶電容器Clc。為此，TFT的柵電極可聯接至掃描線S，並且其第一電極可聯接至數據線D。TFT的第二電極可聯接至液晶電容器Clc和存儲電容器SC。
第一電極可表示TFT的源電極和TFT的漏電極中的任一個。第二電極可表示與第一電極不同的電極。例如，如果第一電極被設定成漏電極，則第二電極可被設定成源電極，但不限於此。液晶電容器Clc是形成在TFT襯底上的像素電極與公共電極之間的液晶的等同表達。存儲電容器SC可保持傳輸至像素電極的數據信號的電壓長達一定量的時間，直到下一數據信號被供應。
在濾色器襯底上可形成有黑矩陣、濾色片等。
公共電極可以諸如扭曲向列(TN)模式和垂直配向(VA)模式的垂直場驅動模式形成在濾色器襯底上。公共電極可以與像素電極一起以諸如平面轉換(IPS)模式和邊緣場轉換(FFS)模式的水平場驅動模式形成在TFT襯底上。公共電壓Vcom可供應至公共電極。液晶面板的液晶模式不僅可實現為TN模式、VA模式、IPS模式和/或FFS模式，而且可實現為任何適當的液晶模式。
數據驅動器120可通過將從時序控制器130輸入的圖像數據RGB轉變成正/負伽馬補償電壓來生成正/負模擬數據電壓。由數據驅動器120生成的正/負模擬數據電壓可作為數據信號供應至數據線D。
掃描驅動器110可向掃描線S供應掃描信號。例如，掃描驅動器110可按順序(例如，以順序的方式)將掃描信號供應至掃描線S，但不限於此。當掃描信號已按順序供應至掃描線S時，可按照水平行來選擇像素並且可向由掃描信號選擇的像素供應數據信號。為此，掃描驅動器110可包括如圖2中所示連接至掃描線S中的每個的級ST。掃描驅動器110可以以非晶矽柵極驅動器(ASG)的形式安裝在液晶面板上。也就是說，掃描驅動器110可通過薄膜工藝安裝在TFT襯底上。另外，掃描驅動器110可安裝在液晶面板的兩側上，並且像素部100位於掃描驅動器110之間。
基於時序信號(諸如圖像數據RGB)、垂直同步信號Vsync、水平同步信號Hsync、數據使能信號DE和時鐘信號CLK，時序控制器130可將柵極控制信號供應至掃描驅動器110並且可將數據控制信號供應至數據驅動器120。
柵極控制信號可包括柵極啟動脈衝GSP、一個或多個柵極移位時鐘GSC、和/或其他類似信號。柵極啟動脈衝GSP可控制第一掃描信號的時序。柵極移位時鐘GSC可使柵極啟動脈衝GSP移位一個或多個時鐘周期。
數據控制信號可包括源極啟動脈衝SSP、源極採樣時鐘SSC、源極輸出使能信號SOE、極性控制信號POL、和/或其他類似信號。源極啟動脈衝SSP控制數據驅動器120的數據採樣的開始點。源極採樣時鐘SSC可根據上升沿或下降沿控制數據驅動器120的採樣操作。源極輸出使能信號SOE可控制數據驅動器120的輸出時序。極性控制信號POL可在j個(其中j是自然數)水平周期循環上使從數據驅動器120輸出的數據信號的極性反轉。
主系統140可通過諸如低電壓差分信號(LVDS)和最小化傳輸差分信號(TMDS)的接口向時序控制器130供應圖像數據RGB。另外，主系統140可將時序信號Vsync、Hsync、DE和CLK供應至時序控制器130。
圖2是圖1中所示的掃描驅動器的示意圖。
參照圖2，掃描驅動器110可包括多個級ST1至STn。級ST1至STn中的每個可聯接至掃描線S1至Sn中的任一個，並且可響應於柵極啟動脈衝GSP向掃描線S1至Sn供應掃描信號。第i級STi(其中i是自然數)可聯接至第i掃描線Si，並且可向第i掃描線Si供應掃描信號。
級ST1至STn中的每個可作為柵極移位時鐘GSC被供應有從時序控制器130供應的時鐘信號CLK1和CLK2中的任一個。例如，奇數級ST1、ST3等可由第一時鐘信號CLK1驅動，並且偶數級ST2、ST4等可由第二時鐘信號CLK2驅動，但不限於此。
如圖5中所示，第一時鐘信號CLK1可以是方波信號，該方波信號如圖5中所示在高電平電壓與低電平電壓之間循環。第一時鐘信號CLK1的高電平電壓可設定成柵極導通電壓，並且其低電平電壓可設定成圖3中所示的第二截止電壓VSS2。
第二時鐘信號CLK2可以是在高電平電壓和低電平電壓之間循環的方波信號。第二時鐘信號CLK2的高電平電壓可設定成柵極導通電壓，並且其低電平電壓可設定成第二截止電壓VSS2。第二時鐘信號CLK2可設定成具有與第一時鐘信號CLK1的相位相反的相位。
雖然掃描驅動器110被描述成被供應有兩個時鐘信號CLK1和CLK2，但是其不限於此。例如，掃描驅動器110可響應於供應至掃描線S1至Sn的掃描信號而供應有兩個或更多個時鐘信號，但不限於此。
而且，即使圖2僅示出了n個級ST1至STn，但是本發明實施方式也不限於此。例如，掃描驅動器110可附加地包括多個虛擬級以生成由上一級生成的信號，但不限於此。
圖3是聯接至級的端子的示意圖。為便於說明，圖3中描繪了第i級STi。
參照圖3，第i級STi可包括第一輸入端子1121、第二輸入端子1122、第三輸入端子1123、第一輸出端子1124、第二輸出端子1125、第一功率輸入端子1126和第二功率輸入端子1127。
第一輸入端子1121可供應有第一時鐘信號CLK1。
第二輸入端子1122可供應有來自上一級STi-1的第(i-1)進位信號CRi-1。如果第i級STi是第一級，則柵極啟動脈衝GSP可供應至第二輸入端子1122。
第三輸入端子1123可供應有來自下一級STi+1的第(i+1)進位信號CRi+1。
第一輸出端子1124可將第i級STi的進位電壓CRi供應至上一級STi-1和下一級STi+1。
第二輸出端子1125或Gout可將第i級STi的掃描信號SSi供應至第i掃描線。
第一功率輸入端子1126可供應有第一截止電壓VSS1，並且第二功率輸入端子1127可供應有第二截止電壓VSS2。第二截止電壓VSS2可設定成比第一截止電壓VSS1低的電壓。另外，雖然第一截止電壓VSS1和第二截止電壓VSS2可用來使電晶體完全截止，但是它們不限於此。例如，第一截止電壓VSS1可供應至第一功率輸入端子1126和第二功率輸入端子1127，但不限於此。
圖4示出根據圖3中所示的級的實施方式的電路。
參照圖4，根據實施方式的級STi可包括上拉部200、下拉部202、控制器204和輸出部206。
上拉部200可響應於第(i-1)進位信號CRi-1控制第一節點Q1的電壓。為此，上拉部200可包括第一電晶體M1。
第一電晶體M1的第一電極和柵電極可聯接至第二輸入端子1122，並且第二電極可聯接至第一節點Q1。也就是說，第一電晶體M1可以以二極體的形式聯接(例如，被二極體連接)，並且可在第(i-1)進位信號CRi-1供應至第二輸入端子1122時導通。
輸出部206可響應於第一時鐘信號CLK1、第一節點Q1和第二節點Q2的電壓向第一輸出端子1124輸出進位信號CRi以及向第二輸出端子1125輸出掃描信號SSi。在一些示例中，輸出部206可包括第二電晶體M2至第六電晶體M6以及第二電容器C2。
第二電晶體M2的第一電極可聯接至第一輸入端子1121，並且第二電極可聯接至第一輸出端子1124。第二電晶體M2的柵電極可聯接至第一節點Q1。第二電晶體M2可通過響應於第一節點Q1的電壓而導通和截止來控制第一輸入端子1121和第一輸出端子1124之間的連接。
第三電晶體M3的第一電極可聯接至第一輸出端子1124，並且第二電極可聯接至第二功率輸入端子1127。而且第三電晶體M3的柵電極可聯接至第二節點Q2。第三電晶體M3通過響應於第二節點Q2的電壓而導通和截止來控制第一輸出端子1124和第二功率輸入端子1127之間的連接。
第四電晶體M4的第一電極可聯接至第一輸入端子1121，並且第二電極可聯接至第二輸出端子1125。第四電晶體M4的柵電極可聯接至第一節點Q1。第四電晶體M4可通過響應於第一節點Q1的電壓而導通和截止來控制第一輸入端子1121和第二輸出端子1125之間的連接。
第五電晶體M5的第一電極可聯接至第二輸出端子1125，並且第二電極可聯接至第一功率輸入端子1126。而且第五電晶體M5的柵電極可聯接至第二節點Q2。第五電晶體M5可通過響應於第二節點Q2的電壓而導通和截止來控制第二輸出端子1125和第一功率輸入端子1126之間的連接。
第六電晶體M6的第一電極可聯接至第二輸出端子1125，並且第二電極可聯接至第一功率輸入端子1126。而且第六電晶體M6的柵電極可聯接至第三輸入端子1123。第六電晶體M6可通過在第(i+1)進位信號CRi+1被供應時導通來電聯接第二輸出端子1125和第一功率輸入端子1126。
第二電容器C2可聯接在第一節點Q1和第二輸出端子1125之間。第二電容器C2可用作升壓電容器。也就是說，第二電容器C2在第四電晶體M4導通時響應於第二輸出端子1125的電壓升高使第一節點Q1的電壓升高，並因此，第四電晶體M4可以穩定的方式保持導通狀態。
控制器204可響應於供應至第一輸入端子1121的第一時鐘信號CLK1控制第二節點Q2的電壓。為此，控制器204可包括第七電晶體M7至第十電晶體M10。
第七電晶體M7的第一電極和柵電極可聯接至第一輸入端子1121，並且第二電極可聯接至第八電晶體M8的第一電極和第九電晶體M9的柵電極。第七電晶體M7可以二極體的形式聯接(例如，被二極體連接)，並且在第一時鐘信號CLK1供應至第一輸入端子1121時導通。
第八電晶體M8的第一電極可聯接至第七電晶體M7的第二電極，並且第二電極可聯接至第二功率輸入端子1127。此外，第八電晶體M8的柵電極可聯接至第一輸出端子1124。第八電晶體M8可在進位信號CRi供應至第一輸出端子1124時導通。
第九電晶體M9的第一電極可聯接至第一輸入端子1121，並且第二電極可聯接至第二節點Q2。第九電晶體M9的柵電極可聯接至第七電晶體M7的第二電極。第九電晶體M9可通過響應於從第七電晶體M7供應的電壓而導通和截止來控制第一輸入端子1121和第二節點Q2之間的連接。
第十電晶體M10的第一電極可聯接至第二節點Q2，並且第二電極可聯接至第二功率輸入端子1127。第十電晶體M10的柵電極可聯接至第一輸出端子1124。第十電晶體M10可在進位信號CRi供應至第一輸出端子1124時導通。
下拉部202可響應於第二節點Q2的電壓和供應至第三輸入端子1123的第(i+1)進位信號CRi+1來控制第一節點Q1和第一輸出端子1124的電壓。在一些示例中，下拉部202可包括第十一電晶體M11至第十五電晶體M15以及第一電容器C1。
第十一電晶體M11和第十二電晶體M12可串聯聯接在第一節點Q1和第二功率輸入端子1127之間。第十一電晶體M11和第十二電晶體M12的柵電極可聯接至第三輸入端子1123。第十一電晶體M11和第十二電晶體M12可通過在第(i+1)進位信號CRi+1被供應時導通來電聯接第一節點Q1和第二功率輸入端子1127。另外，因為電晶體M11和M12串聯聯接在第一節點Q1和第二功率輸入端子1127之間，所以第一節點Q1和第二功率輸入端子1127之間的電壓可被劃分，從而增加產品壽命。
第十三電晶體M13和第十四電晶體M14可串聯聯接在第一節點Q1和第二功率輸入端子1127之間。第十三電晶體M13和第十四電晶體M14的柵電極可聯接至第二節點Q2。第十三電晶體M13和第十四電晶體M14通過響應於第二節點Q2的電壓而導通和截止來控制第一節點Q1和第二功率輸入端子1127之間的電連接。另外，電晶體M13和M14可串聯聯接在第一節點Q1和第二功率輸入端子1127之間。因此，第一節點Q1和第二功率輸入端子1127之間的電壓可被劃分，從而增加產品壽命。
第十五電晶體M15的第一電極可聯接至第一輸出端子1124，並且第二電極可聯接至第二功率輸入端子1127。第十五電晶體M15的柵電極可聯接至第三輸入端子1123。第十五電晶體M15可通過在第(i+1)進位信號CRi+1被供應時導通來電聯接第一輸出端子1124和第二功率輸入端子1127。
第一電容器C1的第一電極可聯接至第一節點Q1，並且第二電極可聯接至第三輸入端子1123。第一電容器C1可使在第一節點Q1處的電壓下降延遲(即，降低電壓下降的速率)，並因此，可減少第一輸出端子1124和第二輸出端子1125的電壓的下降時間。因此，第一電晶體M1上的壓力可通過使第一電容器C1的第一節點Q1的電壓升高降低或最小化而被減小或被最小化。下文中將提供與此有關的更詳細的描述。
圖5是示出圖4中所示的分級電路的驅動方法的波形圖。在下文中，供應時鐘信號和進位信號可表示提供柵極導通電壓，並且停止時鐘信號和進位信號的供應可表示提供柵極截止電壓。
參照圖5，首先，在第一周期T1期間，第(i-1)進位信號CRi-1可供應至第二輸入端子1122。當第(i-1)進位信號CRi-1被供應時，第一電晶體M1可導通。當第一電晶體M1導通時，第(i-1)進位信號CRi-1可供應至第一節點Q1。
當第(i-1)進位信號CRi-1供應至第一節點Q1時，第二電晶體M2和第四電晶體M4可導通。當第二電晶體M2和第四電晶體M4導通時，第一輸出端子1124和第二輸出端子1125可電聯接至第一輸入端子1121。
在第二周期T2期間，第一時鐘信號CLK1可供應至第一輸入端子1121。因為第二電晶體M2和第四電晶體M4設定成導通，所以供應至第一輸入端子1121的第一時鐘信號CLK1可供應至第一輸出端子1124和第二輸出端子1125。供應至第一輸出端子1124的第一時鐘信號CLK1可作為第i進位信號CRi供應至上一級和下一級。供應至第二輸出端子1125的第一時鐘信號CLK1可作為掃描信號SSi供應至掃描線Si。
在另一方面，在第二周期T2期間，第一節點Q1的電壓由於第二電容器C2的升壓可升高到比第一時鐘信號CLK1高的電壓，並因此，第二電晶體M2和第四電晶體M4可以以穩定的方式保持導通狀態。另外，第一節點Q1的在第二周期T2期間升高的電壓可通過第二電容器C2和第一電容器C1的比確定。也就是說，如果第一電容器C1聯接至第一節點Q1，則第一節點Q1的電壓升高可減少。
如果第一節點Q1的電壓升高減少，則在第一電晶體M1的兩端上的電壓之間的差值，即第二輸入端子1122的電壓與第一節點Q1的電壓之間的差值可減小或被最小化。如果第一電晶體M1的兩端的電壓之間的電壓差值減小，則施加至第一電晶體M1的壓力可減小或被最小化，從而保證操作的可靠性。此外，如果第一電晶體M1的兩端的電壓之間的電壓差值減小，則第一電晶體M1的安裝面積可減小。
另外，第八電晶體M8和第十電晶體M10可通過在第二周期T2期間供應至第一輸出端子1124的第i進位信號CRi而導通。當第八電晶體M8導通時，第二截止電壓VSS2可供應至第九電晶體M9的柵電極。如果第十電晶體M10導通時，則第二截止電壓VSS2可供應至第二節點Q2。因此，在第二周期T2期間，第二節點Q2可設定到第二截止電壓VSS2，並因此，第三電晶體M3可保持截止狀態。
在另一方面，在第二周期T2期間，當第一時鐘信號CLK1供應至第一輸入端子1121時，第七電晶體M7可導通。第七電晶體M7可以以二極體的形式聯接(例如，被二極體連接)。因此，如果第七電晶體M7和第八電晶體M8具有類似的溝道寬度，則第九電晶體M9的柵電極電壓可降低到第二截止電壓VSS2。而且，即使當第九電晶體M9導通時，由於第十電晶體M10，第二節點Q2也可以以穩定的方式保持第二截止電壓VSS2。
在第三周期T3期間，第(i+1)進位信號CRi+1可供應至第三輸入端子1123。當第(i+1)進位信號CRi+1供應至第三輸入端子1123時，第六電晶體M6、第十一電晶體M11、第十二電晶體M12和第十五電晶體M15可導通。
如果第六電晶體M6導通，則第一截止電壓VSS1可從第一功率輸入端子1126供應至第二輸出端子1125。當第十五電晶體M15導通時，第二截止電壓VSS2可從第二功率輸入端子1127供應至第一輸出端子1124。
當第十一電晶體M11和第十二電晶體M12導通時，第二截止電壓VSS2可供應至第一節點Q1。當第二截止電壓VSS2供應至第一節點Q1時，第二電晶體M2和第四電晶體M4可截止。第二截止電壓VSS2可供應至第四電晶體M4的柵電極，並且比第二截止電壓VSS2高的第一截止電壓VSS1可供應至第二電極。因此，在第三周期T3期間，第四電晶體M4可截止。
另外，在第三周期T3期間，由於第一電容器C1和第二電容器C2，在第一節點Q1處的電壓的下降時間可增加。也就是說，在第三周期T3期間，如圖6中所示，在第一節點Q1處的電壓可在一定量的時間內下降(由圖6中的「A」所指示)。
當在第一節點Q1處的電壓的下降時間增加時，第四電晶體M4導通的時間的量增加，並因此，由施加至第二輸出端子1125的電壓引起的電流可同步地(例如，同時地)經由第六電晶體M6供應至第一功率輸入端子1126以及經由第四電晶體M4供應至第一輸入端子1121。也就是說，第二輸出端子1125的電壓可使用第一功率輸入端子1126和第一輸入端子1121在第三周期T3期間降低。
在這種情況中，第二輸出端子1125的電壓可快速降低，並因此，可提高操作的可靠性。此外，可使第六電晶體M6的安裝面積減小或最小化。
更詳細地，第六電晶體M6可以是使第二輸出端子1125的電壓下降的電晶體，並因此，其必須形成有大的安裝面積。然而，如在實施方式中，除第六電晶體M6以外，如果使用第四電晶體M4使第二輸出端子1125的電壓下降，則使第六電晶體M6的安裝面積減小或最小化(例如，第六電晶體的安裝面積可減小或被最小化)是可期望的。
類似地，當第一節點Q1的下降時間增加時，第二電晶體M2的導通時間可增加，並因此，由施加至第一輸出端子1124的電壓引起的電流可同步地(例如，同時地)經由第十五電晶體M15供應至第二功率輸入端子1127和經由第二電晶體M2供應至第一輸入端子1121。
在這種情況中，第一輸出端子1124的電壓可快速降低，並因此，可提高操作的可靠性。此外，可使第十五電晶體M15的安裝面積減小或最小化。
在第四周期T4期間，第一時鐘信號CLK1可供應至第一輸入端子1121。當第一時鐘信號CLK1供應至第一輸入端子1121時，第七電晶體M7和第九電晶體M9可導通。當第九電晶體M9導通時，第一時鐘信號CLK1的電壓可供應至第二節點Q2。
當第一時鐘信號CLK1供應至第二節點Q2時，第三電晶體M3、第五電晶體M5、第十三電晶體M13和第十四電晶體M14可導通。
當第三電晶體M3導通時，第二截止電壓VSS2可供應至第一輸出端子1124。當第五電晶體M5導通時，第一截止電壓VSS1可供應至第二輸出端子1125。當第十三電晶體M13和第十四電晶體M14導通時，第二截止電壓VSS2可供應至第一節點Q1。當第二截止電壓VSS2供應至第一節點Q1時，第二電晶體M2和第四電晶體M4可截止。
事實上，級中的每個可響應於第一周期T1至第四周期T4輸出掃描信號和進位信號。
圖7示出根據本發明實施方式的仿真的結果。在圖7中，標記「傳統」可表示在圖4中移除第一電晶體C1後的分級電路。
參照圖7，在第二周期T2期間，實施方式中的第一節點Q1的電壓可設定成比在傳統裝置中的第一節點Q1的電壓低。第一節點Q1的電壓升高的量可通過第一電容器C1和第二電容器C2減小，並因此，可使施加至第一電晶體M1的壓力減小或最小化。在這種情況中，第一電晶體M1的安裝面積可減小或被最小化。
而且，在實施方式中，在第三周期T3期間，第一節點Q1的電壓的下降時間與傳統裝置中的相比可增加，並因此，第二輸出端子1125的電壓可快速下降。
另外，第i級STi可由第一時鐘信號CLK1驅動，並且包括在第i級STi中的第一電容器C1可由第二時鐘信號CLK2驅動。這裡，因為第一時鐘信號CLK1和第二時鐘信號CLK2具有相反的相位(例如，相差180°的相位)，所以可使可能出現在第二輸出端子1125中的毛刺噪聲減少或最小化。
圖8示出根據圖3中所示的級的實施方式的電路。在描述圖8時，與圖4相同配置的附圖標記與圖4中所使用的那些附圖標記相同，並且下文可不重複其描述。
參照圖8，在實施方式中，第一電容器C1的第一電極可聯接至第一節點Q1，並且第二電極可聯接至下一級STi+1的第二輸出端子1125。
下一級STi+1的第二輸出端子1125輸出的信號可以是與下一級STi+1的進位信號CRi+1相同的信號。因此，操作與圖4中的操作基本上相同，並且可不重複其詳細描述。
另外，為便於說明，將電晶體為描繪NMOS。然而，本發明實施方式不限於此。例如，電晶體可由PMOS形成。
將理解的是，雖然措辭「第一」、「第二」、「第三」等可在本文中用於描述多種元件、部件、區域、層和/或段，但是這些元件、部件、區域、層和/或段不應受這些措辭限制。這些措辭用於將一個元件、部件、區域、層或段與另一元件、部件、區域、層或段區分開。因此，在不背離本發明構思的精神和範圍的情況下，下文所論述的第一元件、第一部件、第一區域、第一層或第一段可被稱為第二元件、第二部件、第二區域、第二層或第二段。
另外，還將理解的是，當層被稱為在兩個元件「之間」時，其可以是該兩個元件之間唯一的元件，或者還可存在一個或多個介於其間的元件。
本文中所使用的術語用於描述具體實施方式的目的，且不旨在限制本發明構思。除非上下文另外清楚地表明，否則如本文中所使用的單數形式「一(a)」和「一(an)」旨在也包括複數形式。還將理解的是，當在本說明書中使用時，措辭「包括(include)」、「包括有(including)」、「包含(comprises)」和/或「包含有(comprising)」指定所述的特徵、整體、步驟、操作、元件和/或部件的存在，但是不排除一個或多個其它特徵、整體、步驟、操作、元件、部件和/或它們的集合的存在和添加。如本文中所使用的，措辭「和/或」包括相關的所列項中的一個或多個的任何和所有組合。當諸如「……中的至少一個(at least one of)」的表達在元件的列表之後時，修飾元件的整個列表，並不修飾列表中的單個元件。而且，當描述本發明構思的實施方式時，「可以」的使用表示「本發明構思的一個或多個實施方式」。此外，措辭「示例性的」旨在表示示例或圖例。
將理解的是，當元件或層被稱為「在」另一元件或層「上」、「連接至」、「聯接至」另一元件或層、或與另一元件或層「相鄰」時，其可直接在另一元件或層上、直接連接或聯接至另一元件或層、或直接與另一元件或層相鄰，或者可存在一個或多個介於其間的元件或層。當元件或層被稱為「直接在」另一元件或層「上」、「直接連接至」、「直接聯接至」另一元件或層、或者與另一元件或層「直接相鄰」時，不存在介於其間的元件或層。
如本文中使用的，措辭「基本上」、「約」和類似的措辭用作近似的措辭，並非用作程度的措辭，並且旨在考慮將由本領域普通技術人員辨識的測量值或計算值上的固有偏差。
如在本文中使用的，措辭「使用(use)」、「使用(using)」和「被使用(used)」可認為分別與措辭「利用(utilize)」、「利用(utilizing)」和「被利用(utilized)」同義。
根據本文中所描述的本發明實施方式的分級電路和掃描驅動器和/或任何其它相關的裝置或部件(共同稱為「電路」)可利用任何適當的硬體、固件(例如，專用集成電路)、軟體、或者軟體、固件和硬體的適當組合實現。例如，電路的各種部件可形成在一個集成電路(IC)晶片上或單獨的IC晶片上。而且，電路的各種部件可實現在柔性印製電路膜、帶載封裝(TCP)、印刷電路板(PCB)上，或可形成在同一襯底上。而且，電路的各種部件可以是在一個或多個計算裝置中的一個或多個處理器上運行的程序或進程，一個或多個計算裝置執行電腦程式指令並且與用於執行本文中所描述的各種功能的其它系統部件相互作用。電腦程式指令存儲在存儲器中，存儲器可在計算裝置中使用如隨機存取存儲器(RAM)的標準存儲裝置實現。電腦程式指令還可存儲在其它非暫時性計算機可讀介質中，諸如CD-ROM、閃盤驅動器等。此外，本領域技術人員應認識到的是，各種計算裝置的功能可以結合或整合到一個計算裝置中，或者特定計算裝置的功能可跨一個或多個其它計算裝置分布，而不脫離本發明的示例性實施方式的範圍。
在本文中公開了示例性實施方式，並且，雖然採用了專業術語，但是它們僅以一般性和描述性的含義使用和解釋，且不是為了限制的目的。在一些情況中，如將對本申請提交時的本領域普通技術人員顯而易見的是，除非另外明確指示，否則結合具體實施方式所描述的特徵、特性和/或元件可單獨使用，或者可以和結合其它實施方式所描述的特徵、特性和/或元件組合使用。相應地，本領域技術人員將理解的是，在不背離如所附權利要求及其等同中闡述的本發明的精神和範圍的情況下，可以做出形式和細節上的各種改變。