提高浮柵擦除效率的方法
2023-09-19 22:51:35 3
專利名稱：提高浮柵擦除效率的方法
技術領域：
本發明涉及半導體製造技術領域，特別涉及一種提高浮柵擦除效率的方法。
背景技術：
目前，在70納米分離柵快閃記憶體(Split-Gate Flash)技術的發展中，存儲單元區浮柵 (Floating Gate, FG)的擦除效率較低，如具有13伏的擦除電壓，5秒的擦除時間。提高擦 除效率越來越成為高端分離柵極快閃記憶體製程中的關鍵技術。圖Ia至圖Id示出了現有技術中存儲單元區製作流程的剖面示意圖。首先，如圖Ia所示，在半導體襯底100上依次形成re氧化層101、re多晶矽層102、 氧化層-氮化層-氧化層(ONO)介質層103、控制柵(Control Gate, CG)多晶矽層104、CG 氮化矽層105、CG氧化矽層106、CG氮化矽硬掩膜層107，然後在形成的頂層CG氮化矽硬掩 膜層107上塗布光阻膠，(所述光阻膠未示出)。並圖案化該光阻膠，以該圖案化的光阻膠 為掩膜，依次刻蝕CG氮化矽硬掩膜層107、CG氧化矽層106、CG氮化矽層105、CG多晶矽層 104和ONO介質層103，形成兩個CG。接下來，如圖Ib所示，在每個CG的兩側形成CG側壁層108，該CG側壁層為氧化 層-氮化層(ON)結構。如圖Ic所示，以上述CG側壁層108和CG為掩膜，刻蝕TO多晶矽層102，形成TO。最後，如圖Id所示，在CG側壁層108和TO的外側依次形成氧化層109、沉積多晶 矽膜，所述多晶矽膜最終將形成擦除柵(Erase Gate,EG) 110，(圖Id中只示出兩個TO之間 的EG)。所述氧化層109用於隔離TO和EG。在兩個CG之間的半導體襯底100上通過離子 注入的方法形成公共源(Common Source) 111。根據上述流程所形成的結構，擦除效率比較低，re與EG之間的電場情況決定了擦 除效率，所以現有re和EG的相對位置及re的形狀是導致擦除效率較低的主要因素。
發明內容
有鑑於此，本發明解決的技術問題是現有浮柵的擦除效率較低的問題。為解決上述技術問題，本發明的技術方案具體是這樣實現的本發明公開了一種提高浮柵擦除效率的方法，該方法包括在半導體襯底上依次形成浮柵re氧化層、re多晶矽層、氧化層-氮化層-氧化層 0N0介質層、控制柵CG多晶矽層、CG氮化矽層、CG氧化矽層、CG氮化矽硬掩膜層；在所述CG氮化矽硬掩膜層上塗布光阻膠，並圖案化該光阻膠，以該圖案化的光阻 膠為掩膜，依次刻蝕所述CG氮化矽硬掩膜層、CG氧化矽層、CG氮化矽層、CG多晶矽層和0N0 介質層，形成兩個CG;在每個CG的兩側形成CG側壁層；在所述CG側壁層的外側形成一犧牲層；以所述CG側壁層、犧牲層以及CG為掩膜，刻蝕re多晶矽層，形成re ；
去除所述犧牲層；在CG側壁層和re的外側依次形成氧化層、沉積多晶矽膜，所述多晶矽膜最終將形 成擦除柵EG。所述re和EG在水平方向上是部分重疊的。所述re與EG在水平方向上的重疊部分在10埃至90埃之間。所述犧牲層與re多晶矽層的刻蝕選擇比小於1 3。所述犧牲層採用氧化層。所述犧牲層採用聚合物polymer。所述犧牲層採用稀氫氟酸清洗。由上述的技術方案可見，本發明在存儲單元區製作流程中加入了犧牲層，並且犧 牲層在形成CG側壁層之後加入，在刻蝕形成re之後將犧牲層清除掉，因此re露出伸向eg 的比較尖的尖角，re和eg之間也有一部分重疊，由於這比較尖的尖角大大增加了 re和eg 之間的電場，有效增大了擦除效率；另外，re與eg之間的重疊可以有效降低浮柵的擦除電 壓，從而有效增加擦除效率。
圖Ia至Id為現有技術中存儲單元區製作流程的剖面示意圖。圖2a至圖2e示出了本發明存儲單元區製作流程的剖面示意圖。圖3a和3b為TO與EG在水平方向上部分重疊的示意圖。
具體實施例方式為使本發明的目的、技術方案、及優點更加清楚明白，以下參照附圖並舉實施例， 對本發明進一步詳細說明。為使本發明的上述目的、特徵和優點能夠更加明顯易懂，下面結合附圖對本發明 的具體實施方式
做詳細的說明。當然本發明並不局限於該具體實施例，本領域內的普通技 術人員所熟知的一般的替換無疑地涵蓋在本發明的保護範圍內。本發明利用示意圖進行了詳細描述，在詳述本發明實施例時，為了便於說明，表示 結構的示意圖會不依一般比例作局部放大，不應以此作為對本發明的限定，此外，在實際的 製作中，應包含長度、寬度及深度的三維空間尺寸。為了清楚地描述本發明的結構，本申請的各示意圖中省略了部分公知結構。圖2a至圖2e示出了本發明存儲單元區製作流程的剖面示意圖。首先，如圖2a所示，在半導體襯底100上依次形成TO氧化層IOUG多晶矽層102、 氧化層-氮化層-氧化層(ONO)介質層103、控制柵(Controling Gate, CG)多晶矽層104、 CG氮化矽層105、CG氧化矽層106、CG氮化矽硬掩膜層107，然後在形成的頂層CG氮化矽硬 掩膜層107上塗布光阻膠，(所述光阻膠未示出)，並圖案化該光阻膠，以該圖案化的光阻膠 為掩膜，依次刻蝕CG氮化矽硬掩膜層107、CG氧化矽層106、CG氮化矽層105、CG多晶矽層 104和ONO介質層103，形成兩個CG。接下來，如圖2b所示，在每個CG的兩側形成CG側壁層108，該CG側壁層為氧化 層-氮化層(ON)結構。
然後如圖2c所示，在CG側壁層108的外側形成一犧牲層(Sacrificial Spacer)201。如圖2d所示，以CG側壁層108、犧牲層201以及CG為掩膜，刻蝕TO多晶矽層102， 形成re，然後採用稀氫氟酸清洗去除犧牲層201。從圖2d中可以看出，re多晶矽層102經 過刻蝕後，形成的re露出比較尖的尖角，這是在現有技術中所不能達到的效果，現有技術 中是以CG側壁層108為掩膜進行re多晶矽層102的刻蝕，由於CG側壁層108是需要保留 下來的，所以最終形成的re不會出現突出的尖角。最後，如圖2e所示，在CG側壁層108和TO的外側依次形成氧化層109、沉積多晶 矽膜，所述多晶矽膜最終將形成擦除柵(Erase Gate,EG) 110，(圖2e中只示出兩個TO之間 的EG)。所述氧化層109用於隔離TO和EG。在兩個CG之間的半導體襯底100上通過離子 注入的方法形成公共源(Common Source) 111。本發明具體實施例中犧牲層為氧化層，這是因為氧化層和多晶矽層的刻蝕選擇比 比較高，在刻蝕re多晶矽層102的時候不會損耗掉犧牲層201，這樣在刻蝕完re多晶矽層 102，去除了犧牲層201之後，發現形成的re會出現尖角輪廓，該尖角一般小於90度，如圖 2d中箭頭標註所示。尖角越尖，re與EG之間的電場越大，電子越容易放電，所以擦除時間 就變短，越容易放電也同時說明擦除電壓越小。本發明還可以採用其它材料做犧牲層，只要 這種材料與re多晶矽層102的刻蝕選擇比小於1 3，例如聚合物(polymer)作為犧牲層， 因為polymer與多晶矽層(poly)的刻蝕選擇比也比較高，這樣當polymer代替了氧化層之 後，也可以形成比較尖的re，以及EG與re的重疊，達到本發明的目的。進一步地，由於步驟中加入了犧牲層201，在去除該犧牲層之後，re就出現了比較 突出的尖角，這是現有技術所不能達到的效果，這樣re與EG在水平方向上是有部分耦合重 疊的，如圖3a和3b所示，圖3a為本發明中re與EG在水平方向上部分重疊的示意圖，圖中 只示意出圖2e中的左側結構。圖3b為TO和EG重疊部分的放大圖，為清楚起見，圖中只示 意出re和EG。圖2e、圖3a及圖3b中每兩個箭頭相對的部分即為TO和EG在水平方向上相 重疊的部分。通過實驗發現，當re和EG的重疊厚度在10埃至90埃之間時，擦除電壓是最 小的，能夠達到11伏左右。所以認為在re和EG的重疊厚度在10埃至90埃之間時，擦除 電壓最小為11伏，那麼在相同擦除電壓的情況下，擦除時間自然較之現有技術來說變小。綜上所述，由於製作過程中加入了犧牲層201，而且該犧牲層是在形成CG側壁層 108之後加入的，所以在清洗去除犧牲層201之後，re露出伸向EG的比較尖的尖角，正是由 於這比較尖的尖角大大增加了re和EG之間的電場，有效增大了擦除效率。同時，在犧牲層 201去除之後，re和EG隔著氧化層109有部分重疊，當重疊部分在10埃至90埃之間時，擦 除電壓進一步降到最低，最低大約為11伏，使擦除效率進一步增大。
權利要求
一種提高浮柵擦除效率的方法，該方法包括在半導體襯底上依次形成浮柵FG氧化層、FG多晶矽層、氧化層-氮化層-氧化層ONO介質層、控制柵CG多晶矽層、CG氮化矽層、CG氧化矽層、CG氮化矽硬掩膜層；在所述CG氮化矽硬掩膜層上塗布光阻膠，並圖案化該光阻膠，以該圖案化的光阻膠為掩膜，依次刻蝕所述CG氮化矽硬掩膜層、CG氧化矽層、CG氮化矽層、CG多晶矽層和ONO介質層，形成兩個CG；在每個CG的兩側形成CG側壁層；在所述CG側壁層的外側形成一犧牲層；以所述CG側壁層、犧牲層以及CG為掩膜，刻蝕FG多晶矽層，形成FG；去除所述犧牲層；在CG側壁層和FG的外側依次形成氧化層、沉積多晶矽膜，所述多晶矽膜最終將形成擦除柵EG。
2.如權利要求1所述的方法，其特徵在於，所述re和EG在水平方向上是部分重疊的。
3.如權利要求2所述的方法，其特徵在於，所述re與EG在水平方向上的重疊部分在 10埃至90埃之間。
4.如權利要求ι所述的方法，其特徵在於，所述犧牲層與re多晶矽層的刻蝕選擇比小 於 1 3。
5.如權利要求4所述的方法，其特徵在於，所述犧牲層採用氧化層。
6.如權利要求4所述的方法，其特徵在於，所述犧牲層採用聚合物polymer。
7.如權利要求5或6所述的方法，其特徵在於，所述犧牲層採用稀氫氟酸清洗。
全文摘要
本發明公開了一種提高浮柵擦除效率的方法，該方法包括在半導體襯底上依次形成浮柵FG氧化層、FG多晶矽層、氧化層-氮化層-氧化層ONO介質層、控制柵CG多晶矽層、CG氮化矽層、CG氧化矽層、CG氮化矽硬掩膜層；在所述CG氮化矽硬掩膜層上塗布光阻膠，並圖案化該光阻膠，以該圖案化的光阻膠為掩膜，依次刻蝕所述CG氮化矽硬掩膜層、CG氧化矽層、CG氮化矽層、CG多晶矽層和ONO介質層，形成兩個CG；在每個CG的兩側形成CG側壁層；在所述CG側壁層的外側形成一犧牲層；以所述CG側壁層、犧牲層以及CG為掩膜，刻蝕FG多晶矽層，形成FG；去除所述犧牲層；在CG側壁層和FG的外側依次形成氧化層、沉積多晶矽膜，所述多晶矽膜最終將形成擦除柵EG。採用該方法能夠有效提高浮柵的擦除效率。
文檔編號H01L21/283GK101882576SQ20091008346
公開日2010年11月10日 申請日期2009年5月6日 優先權日2009年5月6日
發明者劉豔, 周儒領, 李勇, 詹奕鵬, 黃淇生 申請人:中芯國際集成電路製造(北京)有限公司