具有比命令-與-地址-加載頻率大的數據寫入頻率的nand系統的製作方法
2023-09-19 11:59:20
專利名稱：具有比命令-與-地址-加載頻率大的數據寫入頻率的nand系統的製作方法
技術領域：
本發明大體來說涉及NAND存儲器系統且特定來說本發明涉及一種具有比命令-與-地址-加載頻率大的數據寫入頻率的NAND系統。
背景技術：
存儲器裝置通常提供作為計算機或其它電子裝置中的內部半導體集成電路。存在許多不同類型的存儲器，包括隨機存取存儲器(RAM)、只讀存儲器(ROM)、動態隨機存取存儲器(DRAM)、同步動態隨機存取存儲器(SDRAM)及快閃記憶體。
快閃記憶體裝置已發展成為用於廣泛的電子應用的非易失性存儲器的普遍來源。快閃記憶體裝置通常使用允許高存儲器密度、高可靠性及低功率消耗的單電晶體存儲器單元。所述單元的閾值電壓的改變通過對電荷存儲或陷獲層或其它物理現象的編程來確定每一單元的數據值。快閃記憶體的普通用途包括個人計算機、個人數字助理(PDA)、數位相機、數字媒體播放器、蜂窩式電話及可抽換式存儲器模塊。
NAND快閃記憶體裝置是常見類型的快閃記憶體裝置，所謂的此種類型是指布置基本存儲器單元配置的邏輯形式。通常，NAND快閃記憶體裝置的存儲器單元陣列經布置使得所述陣列的行的每一存儲器單元的控制柵極連接到字線。所述陣列的列包括在一對選擇線(源極選擇線與漏極選擇線)之間源極到漏極串聯連接在一起的存儲器單元串(經常稱作NAND串)。所述源極選擇線包括NAND串與所述源極選擇線之間的每一交叉點處的源極選擇柵極，且所述漏極選擇線包括NAND串與所述漏極選擇線之間的每一交叉點處的漏極選擇柵極。所述選擇柵極通常為場效電晶體。每一源極選擇柵極連接到源極線，而每一漏極選擇柵極連接到列位線。
行解碼器通過選擇連接到存儲器單元的控制柵極的字線啟動一行存儲器單元來存取所述存儲器陣列。此外，驅動連接到每一串的未經選定存儲器單元的控制柵極的字線以將每一串的未經選定存儲器單元作為通過電晶體操作，使得所述未經選定存儲器單元以不受其所存儲數據值限制的方式通過電流。然後，電流經由對應的選擇柵極
穿過每一NAND串而從列位線流到源極線，所述電流僅受每一串的所選定存儲器單元限制。此將所選定存儲器單元行的當前已編碼的數據值置於列位線上。
NAND快閃記憶體裝置經由共用多路復用輸入/輸出總線順序接收命令、地址及數據且經由所述共用多路復用輸入/輸出總線輸出數據。所述存儲器裝置還接收用於對所述命令及地址輸入及數據輸入定時或使其同步的單個時鐘信號。以所述單個時鐘信號的頻率接收所述命令、列地址的部分、行地址的部分及所述輸入數據的部分。已基於所述存儲器裝置接收所述命令、地址或數據分量中的任一者所需要的最大時間選擇所述時鐘信號的頻率。
由於上述原因，且由於所屬技術領域中的技術人員在閱讀並了解本說明書之後將明了的下述其它原因，所屬技術領域中需要存儲器裝置中的替代性定時方案。
發明內容
本發明解決存儲器裝置中的定時方案的上文所提及的問題及其它問題，且通過閱讀及學習以下說明書將了解所述問題。
對於一個實施例，本發明提供一種操作NAND快閃記憶體裝置的方法，其包括以第一頻率接收命令及地址信號及以比所述第一頻率大的第二頻率接收數據信號。
本發明的其它實施例包括不同範圍的方法及設備。
圖1是根據本發明的實施例的NAND快閃記憶體裝置的簡化框圖。
圖2是根據本發明的另一實施例的命令-與-地址加載及數據加載的定時表。
具體實施例方式
在本發明的以下詳細說明中，參照其中形成本發明的一部分且其中以圖解說明的方式顯示其中可實踐本發明的具體實施例的附圖。在圖式中，若干視圖中相同編號描述大致類似的組件。充分詳細地說明這些實施例以使所屬技術領域中的技術人員能夠實踐本發明。所屬技術領域中的技術人員也可使用其它實施例並可在不背離本發明的範圍的前提下做出結構、邏輯及電氣方面的改動。因此，不應以限制意義考慮以下詳細說明，且本發明的範圍僅由所附權利要求書及其等效物界定。
圖1是根據本發明的實施例的耦合到作為電子系統的部分的處理器130的NAND
快閃記憶體裝置100的簡化框圖。處理器130可以是存儲器控制器或其它外部主機裝置。存儲器裝置IOO包括以行及列布置的存儲器單元陣列104。提供行解碼器108及列解碼器no以對地址信號進行解碼。接收並解碼地址信號以存取存儲器陣列104。存儲器裝置100還包括輸入/輸出(I/0)控制電路112以管理命令、地址及數據到存儲器裝置IOO的輸入以及數據及狀態信息從存儲器裝置100的輸出。地址寄存器114耦合於1/0控制電路112與行解碼器108及列解碼器110之間以在解碼之前鎖存地址信號。命令寄存器124耦合於I/0控制電路112與控制邏輯116之間以鎖存傳入命令。控制邏輯116響應於所述命令控制對存儲器陣列104的存取並產生用於外部處理器130的狀態信息。控制邏輯116耦合到行解碼器108及列解碼器110以響應於地址控制行解碼器108及列解碼器110。控制邏輯116還耦合到高速緩存寄存器118。高速緩存寄存器118如控制邏輯116引導鎖存數據(傳入或傳出)以在存儲器陣列104正
6忙於分別寫入或讀取其它數據時暫時存儲數據。在寫入操作期間，數據從高速緩存寄 存器118傳遞到數據寄存器120以供傳送到存儲器陣列104;然後，新的數據從I/O
控制電路112鎖存在高速緩存寄存器118中。在讀取操作期間，數據從高速緩存寄存 器118傳遞到I/0控制電路112以供輸出到外部處理器130;然後，新的數據從數據 寄存器120傳遞到高速緩存寄存器118。狀態寄存器122耦合於I/O控制電路112與 控制邏輯116之間以鎖存供輸出到處理器130的狀態信息。
存儲器裝置IOO在控制邏輯116處經由控制鏈路132從處理器130接收控制信號。 所述控制信號可包括根據本發明的晶片啟用CE弁、命令鎖存啟用CLE、地址鎖存啟用 ALE及寫入啟用WE#。存儲器裝置100經由多路復用輸入/輸出(I/O)總線134從處理 器130接收命令信號(或命令)、地址信號(或地址)及數據信號(或數據)並經由 I/O總線134將數據輸出到處理器130。
具體來說，所述命令經由I/O總線134的輸入/輸出(I/O)引腳
在I/O控制電路 112處接收且被寫入到命令寄存器124中。所述地址經由總線134的輸入/輸出(1/0) 引腳
在I/O控制電路112處接收且被寫入到地址寄存器114中。所述數據經由8 位裝置的輸入/輸出(I/O)引腳
或16位裝置的輸入/輸出(I/O)引腳
在I/O控制 電路112處接收且被寫入到高速緩存寄存器118中。所述數據隨後被寫入到數據寄存 器120中以用於對存儲器陣列104進行編程。對於另一實施例來說，可省略高速緩存 寄存器118，且數據可被直接寫入到數據寄存器120中。數據還可經由8位裝置的輸 入/輸出(I/O)引腳
或16位裝置的輸入/輸出(I/O)引腳
輸出。所屬技術領域中
的技術人員應了解，可提供額外電路及控制信號，且已簡化圖1的存儲器裝置以幫助 聚焦於本發明。此外，雖然根據用於各種信號的接收及輸出的通俗慣例說明了具體I/O
引腳，但應注意，可在各種實施例中使用i/o引腳的其它組合或數量。
圖2是根據本發明的另一實施例的用於命令-與-地址加載及數據加載(或寫入) 的定時表。應注意，寫入啟用WEtt控制信號用作用於對命令COM、第一地址的部分 (例如，開始列地址的部分C4)、第二地址的部分(例如，開始行地址的部分^A) 及數據部分￡>的經由1/0總線134的在存儲器裝置IOO處的順序接收進行定時的時鐘 信號。對於一個實施例，處理器130包括用於產生並控制所述寫入啟用1^￡#的時鐘-與-控制電路140 (圖1)。也就是說，時鐘-與-控制電路140根據正從處理器130向 存儲器裝置IOO發送命令、地址還是數據來修改寫入啟用W￡#。舉例來說，時鐘-與-控制電路140響應於處理器130向存儲器裝置100發送數據來提高寫入啟用1^￡#的 頻率，使得所述數據以比命令或地址高的頻率加載。
命令C0M被加載到命令寄存器124中，開始列及行地址被加載到地址寄存器114 中，且數據被加載到高速緩存寄存器118中或直接加載到數據寄存器120中。應注意， 開始列地址的部分C4構成所述開始列地址，而所述開始行地址的部分/M構成所述 開始行地址。 一旦已完全加載所述開始列地址，那麼加載所述幵始行地址的第一部分 /M。所述列及行地址被分別鎖存到列解碼器110及行解碼器108 (圖l)中以進行解碼。
命令COM及所述開始列地址的部分C4與所述開始行地址的部分/M被連續加 載且在寫入啟用^￡#的命令-與-地址加載部分的命令-與-地址循環時間twc期間分別 加載。對於一個實施例，所述命令-與-地址循環時間twc在寫入啟用化五#的命令-與-地址加載部分的上升時鐘沿開始且在寫入啟用^￡#的命令-與-地址加載部分的連續 緊接上升時鐘沿結束，如圖2中所示。
具體來說，當晶片啟用 <:五#及地址鎖存啟用4Z^為低且命令鎖存啟用CL￡為高 時，命令C0M在寫入啟用\^￡#的命令-與-地址加載部分的上升時鐘沿上被加載到命
令寄存器i24(圖i)中，如圖2中所示。當晶片啟用<:￡#及命令鎖存啟用(:￡五為低
且地址鎖存啟用為高時，列地址的部分Cl及行地址的部分在寫入啟用WE# 的命令-與-地址加載部分的上升時鐘沿上被加載到地址寄存器114 (圖1)中，如圖2
中所示。
所述列地址的第一部分C4在寫入啟用^￡#的命令-與-地址加載部分的上升時鐘 沿處加載，所述上升時鐘沿緊跟在加載命令COM的寫入啟用^￡#的命令-與-地址加 載部分的上升時鐘沿之後。所述行地址的第一部分/M在寫入啟用\^￡#的命令-與-地 址加載部分的上升時鐘沿處加載，所述上升時鐘沿緊跟在加載所述列地址的最後部分 C4的寫入啟用^￡#的命令-與-地址加載部分的上升時鐘沿之後。
數據在寫入啟用1^￡#的數據-加載部分的數據-加載循環時間twcD期間加載。對 於一個實施例，寫入啟用^五#的數據-加載部分的數據-加載循環時間twcD在寫入啟用
>￥￡#的數據-加載部分的上升時鐘沿開始且在寫入啟用^五#的數據-加載部分的緊接 上升時鐘沿結束，如圖2中所示。對於另一實施例，寫入啟用1^￡#的數據-加載部分
(且因此數據加載)在延遲時間tADL之後開始，所述延遲時間tADL在寫入啟用W￡#
的命令-與-地址加載部分的最後上升時鐘沿開始，即對應於行地址的最後部分的
加載。對於另一實施例，地址鎖存啟用AZ^在延遲時間UDL期間轉換為低，而晶片
啟用(:五#及命令鎖存啟用cz^:保持為低。因此，當地址鎖存啟用4i^、晶片啟用C￡#
及命令鎖存啟用CZJ 為低時，數據在寫入啟用化￡#的數據-加載部分的緊密連續上升
時鐘沿處加載。
應注意，寫入啟用^￡#的數據-加載部分的數據-加載循環時間twcD比寫入啟用
^￡#的命令-與-地址加載部分的命令-與-地址循環時間Wc短。因此，寫入啟用W￡#
的數據-加載部分的頻率比寫入啟用^￡#的命令-與-地址加載部分大。對於一個實施
例，數據-加載部分的頻率可比命令-與-地址加載部分的頻率大約2的因數，此取決於
存儲器裝置的能力。此允許更快的數據加載且更快地釋放寫入啟用^五#以用於其它 操作。對於一個實施例，處理器可使用分配寫入啟用WE^的命令-與-地址加載部分的
周期的時鐘分配器以獲得寫入啟用^￡#的數據-加載部分。
總結
儘管本文已圖解說明及說明具體實施例，但所屬技術領域中的技術人員將了解，任何經計算以實現相同目的的布置均可替代所示具體實施例。所屬技術領域中的技術 人員將明了本發明的許多修改。因此，此申請案既定涵蓋本發明的任何修改或變化形 式。本發明明確既定僅由以上權利要求書及其等效物限定。
權利要求
1、一種操作NAND快閃記憶體裝置的方法，其包含以第一頻率接收命令及地址信號；及以比所述第一頻率大的第二頻率接收數據信號。
2、 如權利要求1中任一權利要求所述的方法，其進一步包含連續接收所述命令、 地址及數據信號。
3、 如權利要求1-2中任一權利要求所述的方法，其中所述第二頻率在接收所述 地址信號的最後部分與接收所述數據信號的第一部分之間的延遲時間之後起始。
4、 如權利要求1-3中任一權利要求所述的方法，其中所述第二頻率在時鐘信號 的上升時鐘沿處起始，所述上升時鐘沿緊在接收所述地址信號的最後部分的所述時鐘 信號的上升時鐘沿之後發生。
5、 如權利要求1-3中任一權利要求所述的方法，其中在時鐘信號的第一部分的緊密連續的上升時鐘沿處分別接收所述命令信號及所 述地址信號；在所述時鐘信號的第二部分的上升時鐘沿處接收所述數據信號的第一部分，接收 所述數據信號的所述第一部分的所述時鐘信號的所述第二部分的所述上升時鐘沿緊 位於接收所述地址信號的最後部分的所述時鐘信號的所述第一部分的上升時鐘沿之後；及在所述時鐘信號的所述第二部分的緊密連續的上升時鐘沿處接收所述數據信號的剩餘部分；其中所述時鐘信號的所述第一部分具有所述第一頻率且所述時鐘信號的所述第 二部分具有所述第二頻率。
6、 如權利要求1-5中任一權利要求所述的方法，其中所述地址信號是開始地址 信號。
7、 如權利要求1-3中任一權利要求所述的方法，其中在時鐘信號的上升沿處接 收所述地址信號，所述時鐘信號的所述上升沿緊跟在接收所述命令信號的所述時鐘信 號的上升沿之後。
8、 如權利要求1-3中任一權利要求所述的方法，其中所述地址信號包含第一及 第二地址。
9、 如權利要求8所述的方法，其中在時鐘信號的上升沿處接收所述第二地址的 第一部分，所述時鐘信號的所述上升沿緊跟在接收所述第一地址的最後部分的所述時 鍾信號的上升沿之後。
10、 如權利要求8-9中任一權利要求所述的方法，其中所述第一及第二地址分別 為列及行地址。
11、 如權利要求1-10中任一權利要求所述的方法，其進一步包含對所述地址信 號進行解碼。
12、 如權利要求1-11中任一權利要求所述的方法，其中接收所述命令及地址信 號包含在所述存儲器裝置的命令寄存器處接收所述命令信號及在所述存儲器裝置的 地址寄存器處接收所述地址信號。
13、 如權利要求1-12中任一權利要求所述的方法，其中接收數據信號包含在所述存儲器裝置的高速緩存寄存器或數據寄存器處接收所述數據信號。
14、 如權利要求1-13中任一權利要求所述的方法，其中經由共用總線接收所述 命令地址及數據信號。
15、 一種電子系統，其包含 處理器；NAND快閃記憶體裝置；及數據/輸出總線，其耦合在所述處理器與所述存儲器裝置之間；其中所述處理器適於執行包含以下步驟的方法經由所述輸入/輸出總線以第一頻率將命令及地址信號傳輸到所述存儲器裝置；及經由所述輸入/輸出總線以比所述第一頻率大的第二頻率將數據信號傳輸到 所述存儲器裝置。
16、 如權利要求15所述的電子系統，其中所述方法進一步包含連續傳輸所述命 令、地址及數據信號。
17、 如權利要求15-16中任一權利要求所述的電子系統，其中，在所述方法中，所述第二頻率在傳輸所述地址信號的最後部分與傳輸所述數據信號的第一部分之間 的延遲時間之後起始。
18、 如權利要求15-17中任一權利要求所述的電子系統，其中，在所述方法中， 所述第二頻率在由所述處理器產生的時鐘信號的上升時鐘沿處起始，所述上升時鐘沿緊在傳輸所述地址信號的最後部分的所述時鐘信號的上升時鐘沿之後發生。
19、 如權利要求15-17中任一權利要求所述的電子系統，其中，在所述方法中，在由所述處理器產生的時鐘信號的上升沿處接收所述地址信號，所述時鐘信號的所述 上升沿緊跟在接收所述命令信號的所述時鐘信號的上升沿之後。
20、 如權利要求15-17中任一權利要求所述的電子系統，其中，在所述方法中， 所述命令信號及所述地址信號分別在由所述處理器產生的時鐘信號的第一部分的緊密連續的上升時鐘沿處傳輸所述數據信號的第一部分在所述時鐘信號的第二部分的上升時鐘沿處傳輸，傳輸 所述數據信號的所述第一部分的所述時鐘信號的所述第二部分的所述上升時鐘沿緊 位於傳輸所述地址信號的最後部分的所述時鐘信號的所述第一部分的上升時鐘沿之 後；及所述數據信號的剩餘部分在所述時鐘信號的所述第二部分的緊密連續的上升時 鍾沿處傳輸；其中所述時鐘信號的所述第一部分具有所述第一頻率且所述時鐘信號的所述第 二部分具有所述第二頻率。
21、 如權利要求18-20中任一權利要求所述的電子系統，其進一步包含耦合於所 述處理器與所述存儲器裝置之間的控制鏈路，其中所述時鐘信號經由所述控制鏈路傳 輸到所述存儲器裝置。
22、 如權利要求15所述的電子系統，其中所述處理器包含用於產生時鐘信號的 控制-與-時鐘電路，所述時鐘信號用於對所述命令、地址及數據信號經由所述輸入/及輸出總線從所述處理器到所述存儲器裝置的傳輸進行定時其中所述命令及地址信號的傳輸由所述時鐘信號的具有所述第一頻率的第一部 分定時；且其中所述數據信號的傳輸由所述時鐘信號的具有所述第二頻率的第二部分定時。
23、 如權利要求22所述的電子系統其中所述控制-與-時鐘電路響應於所述處理器經由所述輸入/輸出總線將所述命 令及地址信號傳輸到所述存儲器裝置而產生所述時鐘信號的所述第一部分；且其中所述控制-與-時鐘電路響應於所述處理器經由所述輸入/輸出總線將所述數 據信號傳輸到所述存儲器裝置而產生所述時鐘的所述第二部分。
全文摘要
本發明提供方法及設備。一種NAND快閃記憶體裝置以第一頻率接收命令及地址信號且以比所述第一頻率大的第二頻率接收數據信號。
文檔編號G11C7/22GK101467213SQ200780021657
公開日2009年6月24日 申請日期2007年5月17日 優先權日2006年5月18日
發明者韓真晚 申請人:美光科技公司